专利名称：可按高速的转送速度转送数据的数据转送系统的制作方法
技术领域：
本发明涉及搭载于系统LSI的数据转送接口，尤其涉及包含具有LSI间的超高速数据转送接口的半导体存储装置的数据转送系统。
背景技术：
比如特开平5-342118号公报中披露了一种提高信息传送效率的先进技术。
该既往技术的数据通信方法通过同步通信方式及非同步通信方式来收发性质相异的信息。这样，根据所收发信息的性质，通过选择发送时的通信方式，以符合各信息的性质的方法来进行信息的收发。此外通过利用独立的路径来进行信息的发送及接收来提高信息传送效率。
此外特开平4-331521号公报、特开平7-311735号公报中披露了与多个单元及装置的每一个对应来进行相位调整，可进行高速的数据转送的既往技术。
以往，在进行用于系统LSI的数据转送的场合下，在传送数据信号的1个路径中包含数条信号线时，有必要在这些多条信号线中对信号的相位进行统调。因此由于信号线间的阻抗离差而对可调整的相位产生限制，由此其动作频率的上限被规定。此外在作为与高速数据转送接口连接的存储器来采用非易失性存储器的场合下，在采用EEPROM及闪存存储器的控制系统中，在这些存储器的编程中将耗费时间。这样，在比如欲边通过网络从服务器下载信息，边读取所下载的信息的场合下，需要专用的缓冲存储器，或者网络上的转送速度显著受到限制。
发明内容
本发明的目的在于提供一种包含即使在LSI之间的高速数据转送下仍可较大地确保动作裕度，并可在高速的转送速度下编程的非易失性半导体存储装置的数据转送系统。
总结起来说，本发明是一种数据转送系统，其具备在与外部装置之间进行信号的发送及接收的耦合交换机；与耦合交换机连接的信号处理机；信号存储机，其与信号处理机及耦合交换机两方连接，存储用于在信号处理机使用的信号；第1传送线路，其包含连接耦合交换机及信号存储机的多条信号线。信号存储机包含接收部，其对多条信号线的每一条个别地进行从耦合交换机发送来的发送信号的接收相位调整。
因此本发明的主要优点在于由于按对存储单元的写入特性在各信号线分别为最佳化的循环时间来进行写入，因而在存储单元的写入中可在使时滞问题降至最小限的同时来进行高速访问。
本发明的上述及其它目的、特征、方式及优点通过与附图关联理解的有关本发明的以下详细说明可明晓。
图1是表示了本发明实施例涉及的数据处理系统的方框图。
图2是表示本发明采用的半导体存储装置8及与其连接的耦合交换机4、信号处理机6的概略构成的附图。
图3是表示了图2中的数据解码部64的构成的电路图。
图4是表示了利用图3所示的数据解码部来进行延迟调整的试验波形的动作波形图。
图5是用于说明半导体存储装置8中的各存储体的附图。
图6是用于说明存储体内的读出控制部90的附图。
图7是用于说明存储体内的写入控制部86的附图。
图8是表示了本发明半导体存储装置的存储单元构成的电路图。
图9是表示存储单元的形状的平面图。
图10是表示存储单元的形状的断面图。
图11是关于读出系统表示了更详细的结构的存储器阵列及其外围的电路图。
图12是表示了关于写入系统的详细阵列结构的电路图。
图13是用于说明读出时的动作的动作波形图。
图14是用于说明写入时的动作的动作波形图。
实施方式以下参照附图对本发明的实施例作详细说明。图中同一符号表示同一或相当的部分。
图1是表示本发明实施例涉及的数据处理系统的方框图。
参照图1，数据处理系统1被配置于家庭等的网络终端。数据处理系统1接收从耦合交换机2以12Gbps的转送率转送的信号。耦合交换机2将48Gbps的信号转换为12Gbps，也向其它家庭等转送信号。
数据处理系统1包含其耦合交换机14与多路分配器16被集成到1个芯片的耦合交换机4；从多路分配器16转送其频率被转换为3GHz的数据的信号处理机6(处理器等)；在多路分配器16及信号处理机6之间进行其频率被降至3GHz的数据的转送的信号存储机(存储器等)；与信号存储机8连接的外部存储机10(HDD、DVD等)及信号输出机12(显示器、扬声器等)。信号存储机具体地说是比如在后文图2中说明的半导体存储装置8。半导体存储装置8在与信号输出机12之间进行24MHz的信号转送。对包含这种数据转送路径并与网络耦合的数据处理系统1作以说明。
存在一种从提供者等网络的上游高速转送数据的系统。该数据的转送速度逐年高速化，目前转送速度为从数Gbps至数十Gbps。据认为转送速度在今后还可进一步趋于高速化。此外为高速转送，该数据由1条信号线来转送。由1条信号线高速转送来的数据在耦合交换机2中被分配。这里假设被分配为4份。此时数据转送速度降至四分之一。这里的耦合交换机2的分配目的地比如是以家庭终端等代表的局域客户机等。
家庭内的转送数据通过耦合交换机14，其转送速度降至处理器易于处理的频带。反之，通过使信号线多线化，可维持作为转送路径全体的转送速度。图1中，对于对家庭的12Gbps数据转送，由家庭内的耦合交换机14切换为基于4条信号线的多线转送，各信号线的数据转送速度被转换为3Gbps。在该时点下，由于转送频率降至3GHz，因而处理器可对数据进行处理。
由耦合交换机14转换为基于多线的转送的数据通过多路分配器16被有选择地分配到转送到处理器等信号处理机6的信号线组、转送到存储器等信号存储机的信号线组。此外信号处理机6与信号存储机之间通过基于同等转送速度的多线的转送路被耦合。这样在以高速来处理数据的信号存储机中，还连接转送速度低的HDD(hard disk drive)及DVD(digital versatile disc，digital video disc)等外部存储机10及显示器等信号输出机12。
从耦合交换机14经由多路分配器16向信号存储机直接转送数据的路径被用于将提供者所发送的数据暂时予以存储的场合等。此时信号处理机6可独自实行处理。此外如果作为信号存储机来采用双端口规格的半导体存储装置8，则可从外部将数据存储到信号存储机，另一方面，可从半导体存储装置8读出数据，将数据转送到信号处理机6，由信号处理机6进行数据处理。
作为其它动作，也可以进行由信号处理机6来处理从外部提供的数据，同时将结束了处理的数据逐次转送到半导体存储装置8，使处理后的数据被存储的动作。此外由信号处理机6处理的数据也可向耦合交换机14输出。该输出的数据经由网络被传送到上游的提供者侧，或被转送到其它局域客户机。
这里还应注意的一点是，在由耦合交换机14使频率降至3GHz的数据转送中，在多线的各信号线中其相位控制被独立进行。如果对多线的每一条通过同一控制来进行相位控制，则必须按照满足全部多线之间的最劣条件的原则来决定相位。这意味着转送数据与时钟的相位裕度变小。通过在多线转送的场合下各信号线各自独立来进行相位控制，各数据可在具有最大裕度的状态下被转送。这样可进行比以往更高速的数据转送。
即，图1所示的数据处理系统1的第1特征是，在包含用于数据转送的多条信号线的数据转送路径中各信号线各自独立来进行相位控制。第2特征是，从耦合交换机14对信号处理机6及信号存储机(半导体存储装置8)有选择地进行数据转送。第3特征是，信号处理机6及信号存储机(半导体存储装置8)、耦合交换机14被互相耦合。
由这些特征所获得的第1效果是，转送数据及时钟的相位裕度增大，可进行高速转送。第2效果是，由于可在信号存储机中直接进行数据写入，因而可实现信号处理机6的有效使用。第3效果是，信号处理及转送中的效率可提高。
图2是表示本发明采用的半导体存储装置8及与此连接的耦合交换机4、信号处理机6的概略构成的附图。
参照图2，半导体存储装置8包含从时钟发生器(PLLPhase LockedLoop)22接收基本时钟信号BCLK的PLL60；接收从耦合交换机4转送的数据的输入缓冲器62；对由输入缓冲器62提供的数据进行解码的数据解码部64；接收从信号处理机6转送的数据的输入缓冲器68；从输入缓冲器68接收数据并进行解码的数据解码部70；存储由数据解码部64、70解码的数据的宏存储器66。
半导体存储装置8还包含接收从宏存储器66读出的数据的多路复用器/上行部72；接收多路复用器/上行部72的输出的数据发生部74；用于由信号处理机6接收数据发生部74的输出并输出的输出缓冲器76；接收多路复用器/上行部72的输出的FIFO/下行部78；用于接收FIFO/下行部78的输出并输出到半导体存储装置8的外部的输出缓冲器79。
输入缓冲器62、68各自包含4系统输入缓冲器。此外数据解码部64、70各自包含4系统数据解码部。宏存储器66与4系统数据解码部对应包含4个存储器存储体80～83。存储器存储体80包含其存储单元被配置为矩阵状的阵列88；进行用于从阵列88读出的读出控制的读出控制部90；进行对阵列88的写入控制的阵列控制部86。存储器存储体81～83也具有与存储器存储体80相同的结构，不再重复说明。
耦合交换机4包含从时钟发生器22接收基本时钟BCLK的PLL24、为向信号处理机6输出数据而包含的数据发生部26及输出缓冲器28；分别包含用于接收从信号处理机6转送的数据的4系统输入缓冲器及4系统数据解码部的输入缓冲器32及数据解码部30。
耦合交换机4还包含分别包含用于对半导体存储装置8输出数据的4系统数据发生部及4系统输出缓冲器的数据发生部34及输出缓冲器36。
信号处理机6包含从时钟发生器22接收基本时钟信号BLCK的PLL38、接收从耦合交换机4转送的数据的输入缓冲器40、从输入缓冲器40接收数据并解码的数据解码部42；用于发生对耦合交换机4转送的数据的数据发生部46；用于接收数据发生部的输出并通过外部总线输出到耦合交换机的输出缓冲器48；用于对半导体存储装置8输出数据的数据发生部50及输出缓冲器52；用于从半导体存储装置8接收数据的输入缓冲器54及数据解码部56。
在信号处理机6、半导体存储装置8、耦合交换机4各自中，在数据的输出侧配置数据发生部，在数据的输入侧配置数据解码部。数据发生部对作为输出数据被闩锁的数据进行针对时钟的相位调整并输出。数据解码部使所输入的数据按照在内部处理的原则与内部时钟同步来取入并闩锁。
在耦合交换机4与存储信号的半导体存储装置8之间，进行从耦合交换机4向半导体存储装置8的单向数据转送。与此相对，在耦合交换机4与信号处理机6之间进行双向数据转送。同样在信号处理机6与半导体存储装置8之间也进行双向数据转送。各数据发生部与各数据解码部之间分别通过单线信号线来连接。在各数据发生部与各数据解码部之间进行用于单独同步的相位调整。
在图2的系统中，由时钟发生器22提供作为统一时钟的基本时钟BCLK。时钟发生器22通过比如PLL之类的单元，根据低基准时钟来发生其频率低于3GHz时钟的时钟BCLK。所发生的基本时钟BCLK被提供到3个芯片，在被提供的目的地由PLL再次进行相位调整，在内部发生3GHz的时钟信号。
从时钟发生器22至各芯片的配线阻抗最好尽量匹配。然而由于在实际中不可能完全匹配，因而各芯片中的3GHz时钟信号的相位各有少量偏差。此外在这里所示的1个路径中所包含的4条信号线的相互之间，各信号线阻抗中也存在少量差异。因此在各信号线的传送信号之间相互也产生相位差。
在本发明中，对被传送到4线信号线的信号的相位差不进行调合。在数据发生部与数据解码部的1对1的收发之间调整相位差。该调整按照数据解码侧的信号取入裕度达到最大的原则来进行。
即，在各芯片中由PLL发生的3GHz内部时钟是各芯片内的通用时钟。该时钟信号主要被供给到芯片内的数据发生部。数据发生部发生与该时钟同步输出的连续数据。
不过，对于从对方接收数据的数据解码部，由PLL发生的内部时钟不按原样使用。这是因为输入到4个数据解码部的数据相位由于信号线阻抗的微量差异而不同。由于时钟信号的速度极高，因而该4条信号线中的数据相位差可能达到3GHz时钟的1个周期以上。
图3是表示了图2中的数据解码部64的构成的电路图。
此外由于图2中的其它数据解码部的结构与数据解码部64相同，因而不再重复说明。
参照图3，数据解码部64包含分别接收由4条信号线传送的信号DATA0～DATA3的数据解码部64.0～64.3。数据解码部64.0根据由接收基本时钟BCLK的PLL60发生的3GHz的内部时钟SCLK来进行数据闩锁。数据解码部64.0包含接收信号DATA0的缓冲器102；使内部时钟信号SCLK延迟并输出延迟时钟SCLK0的延迟电路104；与延迟时钟SCLK0同步来取入缓冲器102的输出的闩锁电路106；根据试验信号TEST来切换闩锁电路106的输出并输出的切换电路108。在通常动作时切换电路108将闩锁电路106的输出向内部电路输出。另一方面，在试验模式中切换电路108将闩锁电路106的输出作为信号LDATA0来输出。
数据解码部64.0还包含接收信号LDATA0并使其结果依次转移的快进快出(FIFO)存储器110；检测蓄存于FIFO存储器110的数据的变化点的点检测部112；接收点检测部112的输出的编码器/中间检测部114；对编码器/中间检测部114的输出进行非易失性保持的非易失性闩锁器116。
非易失性闩锁器116输出延迟地址DLADR。延迟电路104根据与延迟地址DLADR对应的延迟量来使内部时钟SCLK延迟并输出延迟时钟DCLK0。
数据解码部64.1包含接收信号DATA1的缓冲器120；使内部时钟信号SCLK延迟并输出延迟时钟DCLK1的延迟电路118。数据解码部64.2包含接收信号DATA2的缓冲器124；使内部时钟SCLK延迟并输出延迟时钟DCLK2的延迟电路122。数据解码部64.3包含接收信号DATA3的缓冲器128；使内部时钟信号SCLK延迟并输出延迟时钟信号DCLK3的延迟电路126。
由于数据解码部64.1～64.3的其它部分结构与数据解码部64.0相同，因而不再重复说明。
接下来，对图3中的数据解码部的动作作以说明。首先，3GHz的基本时钟BCLK中，按照易于由数据解码部64.0取入输入数据的原则其时钟相位被调整。在输入数据与时钟信号同步输出的场合下，从理论上讲，如果与使时钟信号的相位偏移了180°的内部时钟信号对应来进行数据取入，则针对输入数据的最大裕度将增大。
然而如上所述，由于各信号线的阻抗的不同，所传送的数据信号的相位将随各信号线而异，因而从基本时钟BCLK使相位偏移了180°的内部时钟不一定为最佳。因此基本时钟BCLK在经由PLL60而成为内部时钟SCLK后被分配到各数据解码部64.0～64.3。这样，所分配的时钟中，相对各输入数据的相位被调整，发生延迟时钟。因此在4个数据解码部中相位调整用的延迟电路104、118、122、126分别被配置。延迟电路104、118、122、126的延迟量可个别独立设定。
在本发明的半导体存储装置中，在电源接通时的系统激活时，比如图2的数据发生部34从数据发生部50受理相位调整用的空数据，同时按照数据取入裕度达到最大的原则，延迟电路104的延迟量被调整，进行相位调整。以下对该相位调整的动作作以说明。延迟电路104通过延迟地址DLADR的变化可使延迟量逐次少量变化。闩锁器106取入由被延迟的该延迟时钟发送来的空数据。由闩锁器106取入的高位级及低位级的取入结果在试验模式中被发送到FIFO存储器110。
受理了空数据的数据解码部64.0在使相位调整用的延迟电路104的延迟量逐渐增大的同时，重复利用延迟电路104所输出的延迟时钟将由闩锁器106取入的空数据的接收结果依次转送到FIFO。通过获取作为被转送到FIFO的取入结果，2个连续的取入结果的“异”(exclusive OR)，检测出其高位级与低位级的转换点，检测出取入数据反转的点。该检测在点检测部112中进行。
在点检测部112检测出取入数据的反转两次发生之点以后，编码器/中间检测部114检测出第1点的延迟量与第2点的延迟量的中间点，并视为最大裕度点。将该点作为数据解码部64.0中的数据取入相位来固定。与作为该最大裕度点被抽出的延迟设定量对应的延迟地址被存储到非易失性闩锁器116。
这样，取入用的延迟时钟DCLK0～DCLK3发生4种。即，各取入时钟在存储器内部被提供到各存储体。各存储体处理各自独立的1个数据，存储器阵列访问时的控制电路也在各存储体独立动作。由于独立的控制电路随存储体而动作，因而根据信号线的阻抗，有时在存储体之间动作的时钟周期有异。不过，由于进行独立的相位调整，因而对于向存储器阵列的写入不必担心发生误动作。
这样，在本发明中，半导体存储装置中的多个存储体具有独立的控制电路，具有超越时钟周期而独立动作的结构。这样在各信号线的阻抗各异的场合下，可独立进行取入时钟的相位调整。其结果是，即使在时钟频率高于相位调整偏差的高频动作的场合下，在各信号线的每一个中也可确保对数据转送的取入裕度的最大状态，高频动作时的裕度扩大是可能的。
图4是表示了利用图3所示的数据解码部来进行延迟调整的试验波形的动作波形图。
参照图4，试验开始后，输入到延迟电路104的调整用延迟地址DLADR在时刻t1，t2，t3，...，t10分别依次变化为00000，00001，00010，...，01001。
延迟用地址DLADR变化后，延迟电路104对基本时钟BCLK逐次少量增加延迟相位的大小。与时钟BCLK同步交互成为“H”与“L”的空数据DATA0在相位调整试验时被输入到数据解码部。
空数据由延迟了的时钟DCLK被取入到闩锁器106。由延迟了的时钟DCLK取入的空数据中，在通常场合下与时钟DCLK同步交互输出“H”与“L”。由于所取入的相位随周期逐次少量偏移，因而即使同一空数据是连续的，也将在某一时间带被作为“H”数据来取入，而在另一时间带被作为“L”数据来取入。其“H”与“L”本应被交互闩锁的数据中，由于取入时钟的逐次少量相位偏移，因而有时连续2次被闩锁“H”，有时连续2次被闩锁“L”。所谓“H”与“L”的连续点是闩锁数据的切换点，意味着取入裕度达到最小。
通过抽出“H”的连续点与“L”的连续点(时刻t4，t9)，可抽出表示取入裕度的最劣点的相位。
最后，如果通过延迟地址的计算来求出该2点的最劣点的中间相位，则所求出的延迟地址便成为提供取入时钟的最佳点的延迟地址。具体地说，通过对时刻t4的地址00011与时刻t9的地址01000相加，并使其向下位移动1位，可求出中点的地址00101。可将该中点非易失性地存储到非易失性闩锁器116。
该试验的特征在于，对所输入的空数据串，使取入时钟的相位逐渐变化，将作为取入结果的不连续点的中点相位作为调整后的取入时钟的相位。即，通过将闩锁数据的切换点作为其裕度最小的点，具有可检测出2个切换点的中点是其裕度最大的点的效果。
图5是用于说明半导体存储装置8中的各存储体的附图。
参照图5，存储器存储体80包含其各自配置有256条位线，存储单元MC被配置为矩阵状的存储器阵列208、308。存储器阵列208、308分别包含配置了基准存储单元的基准行210、310。
存储器存储体80还包含用于作为行系电路来进行词线及数字线的控制的解码信号闩锁器202、302、218、318；词线/数字线解码器204、304、216、316；数字线驱动器闩锁器206、306、214、314。
存储器存储体80还包含写入线驱动器212、312；从8条信号线中选择1条的选择器220、320；写入线驱动器闩锁器222、322；写入线驱动器解码器224；包含32个传感放大器的传感放大器闩锁器226；转送闩锁器228；数据缓冲器230；转送缓冲器232。
读出系统中，相对256条位线配置有32个传感放大器。由传感放大器放大了的数据被转送到转送闩锁器228，由转送缓冲器232输出。实际中，在从图5所示的存储器阵列由转送缓冲器输出时，还进一步进行选择，从1个存储体输出的读出数据达到4个。
关于写入系统，通过数据缓冲器230转送的写入数据由写入驱动器解码器224解码，由写入驱动器闩锁器222、322保持，由此来控制写入驱动器212、312。这里，在MRAM(Magnetic Random AccessMemory)的场合下，数据信号不像在DRAM(Dynamic Random AccessMemory)场合下按原样被写入存储单元。在MRAM中，根据数据的极性来控制写入驱动器，使流经位线的电流方向变化，根据数据来使存储单元的磁性体磁化。因此，根据数据来进行写入驱动器212、312的通/断控制。
图5中，在2个存储器阵列中分别配置有基准存储单元。当一方的存储器阵列被读出访问时，配置于另一方的存储器阵列的基准存储单元被选择。基准存储单元的存储单元电流被作为基准电流转送到传感放大器闩锁器226。由传感放大部将访问存储单元的电流量与基准存储单元的电流量进行比较，进行访问存储单元的蓄存数据的解码。
图6是用于说明存储体内的读出控制部90的附图。
参照图6，从图2的耦合交换机4，通过被配置于耦合交换机4的输出部分的多路分配器向数据解码部64发送数据。从信号处理机6向数据解码部70发送数据。这些数据通过其延迟量被调整了的时钟由各信号线进行接收。作为数据，指令、地址、写入数据由同一配线来传送。路径选择部350根据路径控制信号RCONT1，来进行以数据解码部64、70的任意数据为对象的路径选择。通过指令闩锁/解码器352、地址闩锁/解码器354、数据闩锁/解码器358来解读连续发送来的数据串的内容。
关于地址，先头地址由地址闩锁/解码器354闩锁。接在先头地址之后的串行地址基于先头地址，由内部地址发生电路356通过增益处理来发生地址。该地址被转送到词线地址闩锁器362，由词线解码器/缓冲器364应用，用于阵列的读出动作。此外由于在读入时不输入写入数据，因而忽略数据闩锁/解码器358的输出。
由指令闩锁/解码器352检测出的指令在指令结束之前由指令闩锁器360予以保持。所输入的地址由地址闩锁/解码器354解码后，被作为词线地址来识别，由词线地址闩锁器362予以保持。所保持的地址在词线解码器/缓冲器364中被用于词线解码，基于解码结果，其词线被激活。此外同时输入的地址的一部分作为用于连接位线与传感放大器的选择地址，被保持到选择器地址闩锁/选择器控制部366，用于选择器控制。
随着词线的激活，存储单元被选择，流经存储单元的电流被读出到传感放大电路371。该电流由传感放大器闩锁器372放大，由传感放大器闩锁器输出电路374进行解码，解码后的数据被发送到转送闩锁器376。此后，在转送缓冲器378中，通过多路复用器按每个存储体选择1个数据，并转送到未图示的数据发生部。
在词线的激活中，将多个时钟周期作为1个周期来进行。这样，可实现稳定的读出动作。此外通过在读出动作中将多个数据同时从存储器阵列并行读出，可防止数据通读性的降低。这里，在向动作频率更低的外围设备输出数据的场合下，读出数据被串行转送到图2的FIFO/下行部78，从输出缓冲器79向外围设备输出数据。
图7是用于说明存储体内的写入控制部86的附图。
参照图7，数据解码部64接收来自耦合交换机的数据，数据解码部70接收从信号处理机(CPU)发送来的数据。路径选择部450根据路径选择信号RCONT2，来进行以数据解码部64、70任意一个的数据为对象的路径选择。连续发送来的数据的内容通过指令闩锁/解码器452、地址闩锁/解码器454、数据闩锁/解码器458来解读。关于地址，先头地址由地址闩锁/解码器454闩锁。接在先头地址之后的串行地址基于先头地址由内部地址发生电路456进行增益处理来发生。所发生的地址被依次用于阵列的写入动作。
由指令闩锁/解码器452检测出的指令在指令结束之前由指令闩锁器460予以保持。所输入的地址由地址闩锁/解码器454解码后，被作为数字线地址来识别，由数字线地址闩锁器462予以保持。被保持在数字线地址闩锁器462的地址由数字线解码器464被用于数字线解码。解码结果被保持到数字线解码闩锁器465，根据数字线解码闩锁器465的输出，数字线缓冲器469使数字线激活。
此外同时输入的地址的一部分作为用于将写入数据中的1个数据转送到所希望的写入驱动器的控制之下的选择地址，被保持到选择器地址闩锁器466。所保持的选择地址在选择器控制部467中被用于选择器控制。
所输入的数据为控制位线驱动器的电流方向，被写入驱动器解码器闩锁器470闩锁。写入驱动器解码器闩锁器470的输出在写入驱动器解码器/选择器472中被转换为决定电流流向的控制信号。该控制信号由写入驱动器闩锁器474保持，对写入驱动器476进行控制。
在写入系统中，为实行对高于读出系统的动作频率下的存储单元的连续写入，由多个闩锁器对信号路径进行分离，以减小闩锁器与闩锁器之间的数据转送延迟。具体地说，利用数字线的地址闩锁器462、数字线解码器闩锁器465来进行数字线的驱动。
图8是表示了本发明半导体存储装置的存储单元构成的电路图。
参照图8，存储单元包含连接于位线BL的一端的沟道磁阻元件TMR；设置于沟道磁阻元件TMR的另一端与源线SL之间，其栅极与词线WL连接的存取晶体管ATR。在沟道磁阻元件TMR附近与词线WL平行地设置为在数据写入时选择存储单元而被激活的数字线DL。
图9是表示存储单元的形状的平面图。
图10是表示存储单元的形状的断面图。
参照图9、图10，在半导体基片490的主表面上形成n型杂质区491、492，在n型杂质区491、492之间的区域上部形成有词线WL。n型杂质区491、492成为源极/漏极，词线WL成为栅极，由此形成存取晶体管ATR。
在n型杂质区491的上部由第1层金属配线层形成源线SL，该源线SL及n型杂质区491通过在接触孔内形成的插头493来连接。
在n型杂质区492的上部由第1层金属配线层形成导电层495，该导电层495及n型杂质区492通过在接触孔内形成的插头494来连接。
由第2层金属配线层形成数字线DL及导电层497。导电层497由在接触孔内形成的插头496来与导电层495连接。在数字线DL及导电层497的上部，形成作为对接触孔的跨接的导电层SVIA，该导电层SVIA由在接触孔内形成的插头498与导电层497连接。在导电层SVIA的上部，即与数字线DL最接近的部分形成沟道磁阻元件TMR，按照在与导电层SVIA之间裹夹沟道磁阻元件TMR的原则来形成成为对位线的跨接的导电层SBL。这样，在导电层SBL之上，由第3金属配线层来形成位线BL。
沟道磁阻元件TMR包含具有被固定的一定的磁化方向的强磁性体层；由绝缘体膜形成的沟道阻挡层；按与来自外部的施加磁场对应的方向磁化的强磁性体层(自由磁化层)，这一点未图示。
图11是对读出系统表示了更详细的结构的存储器阵列及其外围的电路图。
参照图11，词线解码器204、词线驱动器526、528及数字线驱动器522、524被配置于存储器阵列208的一侧。词线解码器216及数字线驱动器512、514及词线驱动器516、518被配置于存储器阵列208的相反侧。
词线WL1～WL4及数字线DL1～DL4由词线解码器216、204交互地控制。通过读出标记READ的激活，地址被闩锁于闩锁器202、218。被闩锁的地址为选择词线而被传送到词线解码器204、216。
对基准存储单元，在各存储体中具有2个的存储器阵列的被选择的存储器阵列的相反侧上的存储器阵列中，信号RefR被激活。这样，基准词线用的词线驱动器528被激活。在该时点下，同与词线交叉的256条位线BL1～BL256连接的256个存储单元均被选择。
位线BL1与存储单元MC1～MC4连接，位线BL2与存储单元MC5～MC8连接。在位线BL1、BL2的两侧，配置有写入驱动器212a与写入驱动器212b。写入驱动器212a包含写入驱动器502、504。写入驱动器212b包含写入驱动器506、508。各写入驱动器在读出时其电源处于断开状态。在写入时电源被激活。写入驱动器502、504的输出分别与位线BL1、BL2连接。写入驱动器502、504中，在写入数据“1”的场合下，电流从电源流向位线。另一方面，在将数据“0”写入存储单元的场合下，在写入驱动器502、504中，电流从位线流向接地电位。
反之，写入驱动器506、508中，在将“0”写入存储单元的场合下，电流从电源流向位线。另一方面，在将数据“1”写入存储单元的场合下，在写入驱动器506、508中，电流从位线流向接地电位。
因此在将“0”写入存储单元的场合下，在位线BL1中，电流从写入驱动器506流向写入驱动器502，在写入“1”的场合下，电流从写入驱动器502流向写入驱动器506。
位线BL1～BL256与传感放大器闩锁器226之间由选择器220进行选择连接。由于单个传感放大器在传感放大器闩锁器226中配置32个，因而选择器220的选择成为1/8。在选择器的控制中，采用由闩锁器500保持的读出标记READ及输入地址的一部分。与传感放大器非接触的位线在词线被激活的场合下通过存储单元与源线SL的电位耦合。此时存储单元MC1～MC8中其词线被激活了的单元作为电阻性元件起作用。此时保持于存储单元的数据不被破坏。
由32个传感放大器放大了的数据被保持到传感放大器闩锁器226。从传感放大器闩锁器226向转送闩锁器228按1对1来转送。即，转送闩锁器228包含32个单独的闩锁器。这是因为通过向转送闩锁器228转送数据来使传感放大器闩锁器226达到自由，然后准备进行来自读出的新存储单元的数据的放大。来自该新存储单元的数据读出发生于比如通过控制选择器220来使与同一词线的非选择位连接的存储单元处于选择状态的场合，以及使不同的词线激活来重新访问存储单元的场合。转送闩锁器228的数据由转送缓冲器232输出，但在这里进一步进行1/8选择，实际输出的数据成为4位。
如上所述，本发明的读出时的特征在于，通过选择信号来将阵列中的位线总数的1/N有选择地连接到传感放大器，进行多个并行读出。这样具有在访问时间较长的读出周期中，通过进行多个并行读出，可维持数据的通过量的效果。
图12是表示了有关写入系统的详细阵列结构的电路图。
参照图12，数字线解码器204、词线驱动器526、528及数字线解码器闩锁器521、数字线驱动器522、524被配置到阵列的一侧。数字线解码器216、数字线解码器闩锁器511、513、数字线驱动器512、514及词线驱动器516、518被配置到存储器阵列208的相反侧。数字线解码器204、216交互地进行数字线DL1～DL3的控制与词线WL1～WL3的控制。
通过写入标记WRITE的激活，地址由闩锁器202、218闩锁，闩锁了的地址被传送到用于选择数字线的数字线解码器204、216。由数字线解码器解码后的地址再次由数字线驱动器前段的数字线解码器闩锁器511、513、521来保持。
在写入时输入的数据对独立动作的存储体在1个周期被逐位从数据缓冲器230转送到写入驱动器解码器闩锁器224a。当写入数据被转送到写入驱动器解码器224b时，根据写入标记WRITE的激活，通过在闩锁器501中被闩锁的输入地址的一部分，阵列中被激活的位线组的位置被选择。
这里，所记述的位线组涉及以8条位线为1个组群，按每个组群进行组选择。由选择器220只选择1条作为位线组被选择的8条位线中最终激活的位线，将数据转送到紧靠位线之前的写入驱动器闩锁器222。
被激活了的写入驱动器闩锁器222对写入驱动器212a，212b进行控制，使位线电流流动。由于写入驱动器212a，212b被配置于位线两端，因而写入驱动器闩锁器222的信息传送到两端的驱动器。
具体地说，写入驱动器闩锁器222.1的输出被提供到写入驱动器502及写入驱动器506。同样写入驱动器闩锁器222.2的输出被提供到写入驱动器504及写入驱动器508。
接下来，简单记述对于存储单元可使其写入周期短于读出周期的理由。
在读出周期，决定了地址后首先进行词线的激活。该词线激活时间需要一定的期间。然后存储单元的数据被转送到位线。存储单元的单元电流较小，单元电流为微安级。因此在经由位线来驱动传感放大器之前需要一定的时间。
虽然存储单元的电流达到传感放大器的电流后，传感动作便开始，但由于单元电流较小，因而传感放大器中的传感时间需要一定长度。由传感放大器放大后的数据被闩锁，并输出被闩锁的数据，但总的必要时间大于写入时间。
与此相对，在写入动作中，在读取地址组合，激活词线后，只需在保持词线的激活状态的情况下，根据所输入的数据，使电流依次流动到对象存储单元的位线即可。这样由于针对存储单元的写入结束，因而在词线被激活后可在最小的周期内连续进行写入。因此写入动作比读出动作更能实现高速化。
在本发明中，读出控制部根据地址信号来选择第1规定数的列，从第1规定数的列统一读出输出数据。与此相对，写入控制部根据地址信号，在短于读出控制部的列选择周期的周期内选择少于第1规定数的第2规定数的列，将输入数据写入第2规定数的列。
最好，读出控制部从多个位线中按第3规定数的位线的每一个来统一选择第1规定数。与此相对，写入控制部从多个位线中按多于第3规定数的第4规定数的位线的每一个来统一选择第2规定数。
本发明的写入系统电路的特征在于，在地址及数据的传送路径中插入多于读出的闩锁器，进行多级流水线处理。具有由多级流水线处理可进行高频动作的效果。
图13是用于说明读出时的动作的动作波形图。
参照图6、图11、图13，对基本时钟BCLK，与传送输入数据的信号线的阻抗对应来调整了相位的延迟时钟DCLK0～DCLK3被发生。与延迟时钟DCLK0～DCLK3对应来取入信号DATA0～DATA3。
信号DATA0～DATA3比如被称为通道信号。通道信号处理在1条传送线上承载的数据。该通道信号中，使写入数据、地址、指令等这些存储器动作所必需的信息均被串行传送。因此在用于本申请发明的半导体存储装置中，不存在表示串行输入的输入数据有效的某种触发电路(比如同步DRAM中的芯片启动信号CE)。
取代上述内容，读取称为前置码的通道信号的H级位及L级位的一定组合，作为触发信号。为简化附图，在图13中只将用于前置码的期间设为2个时钟，但实际中采用稍多的时钟周期来输入前置码。
通过在信号DATA0～DATA3的每一个中，输入使H级位与L级位的重复波形重复2个时钟的前置码，数据转送的开始由接收侧的装置检测出(时刻t1～t3)。
在前置码之后，指令与地址被连续输入。作为指令来连续输入3位数据。
如果能在接收侧由前置码在内部发生触发信号，则接下来读取指令。在时刻t3～t6，3个时钟周期的通道信号的H与L组合由输入指令闩锁器352来闩锁。闩锁后的数据被解读，判定所输入的指令是读入指令。解读后的指令被保持到指令闩锁器360。该保持结果成为READ标记(t3～t6)。
在指令之后发送地址。该地址被发送到解码电路。由于地址数已决定，因而通过依次输入地址来进行连续的读出动作。图13中，对1个周期的词线激活只表示出了4位，但实际中输入与地址对应的必要位数的数据。所输入的地址被依次取入到输入地址闩锁器354，其一部分为作为词线地址使用而被保持到词线地址闩锁器。根据被保持于词线地址闩锁器的地址，词线被激活。
与此同时用于进行位线选择的选择信号也被激活，从存储单元读出的数据被传送到位线。在传感放大器对该数据放大前需要3个时钟。由传感放大器闩锁器放大并保持的读出数据在其下一周期内被转送保持到转送闩锁器。在3个时钟的周期内，词线一度处于非激活状态，并被复位(时刻t10～t14)。
接下来在第4个时钟，数据被转送到转送闩锁器之后，再次进行词线的激活，对下一个地址进行位线选择。此时对于用于选择不同位线及将位线连接到传感放大器的地址，采用通过基于先头地址的增益处理，由内部地址发生电路356发生的地址。在时刻t17，可通过词线的非激活来结束读入指令。
来自转送闩锁器的输出数据可在时刻t14～t18的输出期间的任意点下由外部宏程序来获取。可按更高速的数据率来转换数据并进行发送。
如上所述，关于读出，词线的激活周期成为4个时钟周期。因此在存储单元阵列中由内部动作进行4个周期单位的流水线处理。这将成为一个大于写入周期的周期时间。
图14是用于说明写入时的动作的动作波形图。
参照图7、图12、图14，对基本时钟BCLK，进行了与传送输入数据的信号线的阻抗对应的相位调整的延迟时钟DCLK0～DCLK3被发生。根据延迟时钟DCLK0～DCLK3，分别取入所输入的信号DATA0～DATA3。
首先，通过设置一定的前置码期间(时刻t1～t3)来检测数据转送的开始。表示前置码期间的波形是重复H位级/L位级的2个时钟连续波形。
在数据转送开始的前置码期间之后，连续输入指令及地址。对于指令，在时刻t2～t6连续输入3位数据。该3个数位由输入指令闩锁/解码器452闩锁并解读。其解读结果被识别为写入指令，并保持到写入指令闩锁器460。这将成为一个写入标记WRITE(时刻t3～t6)。
接下来连续输入地址信号。这里，虽然图14中只表示出了4位，但实际上输入必要的位数。该地址由输入地址闩锁器454依次取入，其一部分作为数字线地址来使用。该数字线地址被保持到数字线地址闩锁器462。
根据数字线地址闩锁器462所保持的地址，数字线被激活。激活后的数字线在一系列的数据程序结束之前被保持。在数字线激活的同时，进行位线选择的选择信号也被激活。写入数据在被连续输入的同时，与选择信号一同为用于写入驱动器的激活而被保持到写入驱动器闩锁器222。基于写入驱动器闩锁器222的保持结果，来决定与存储单元连接的位线电流的方向。作为选择地址，采用在基于所输入的先头地址的增益处理中由内部地址发生电路456发生的地址。
如图14所示，在写入动作中，通过通道信号，依次从解码部发送数据。因此，难以将多位数据综合并行写入存储器阵列。与此相对，在图13所示的读出动作中，从存储器阵列并行地统一读出数据。通过比如由32个传感放大器同时读出32个数据，即使其后按每4个数位来输出所读出的数据，在8个周期中也无需进行从下一存储器阵列读出的动作。即，作为存储单元阵列的动作，可以在实际数据输出频率的八分之一的低频下动作。
与此相对，在写入动作中，每个循环数据被逐位从外部转送到半导体存储装置。因此在用于本申请发明的半导体存储装置中，通过将多个流水线的闩锁器设置到写入访问路径中，即使在高频下也可进行写入动作。即在读出时，存储器阵列在低频周期(实际的8个时钟周期)下动作，在写入时，按每个时钟写入数据。
如上所述，在本发明下，在多个时钟期间连续维持数字线的激活状态。在该期间，可通过只使位线驱动器激活的切换来对数据依次进行编程，可实现动作的高速化。尤其对MRAM之类的高速进行数据写入的存储单元有效。
虽然上述表示了对本发明的详细说明，但这仅用于例示，不是一种限定，发明的精神及范围只由权利要求附件来限定，对此应有明确认识。
权利要求
1.一种数据转送系统，其具备在与外部装置之间进行信号发送及接收的耦合交换机；与上述耦合交换机连接的信号处理机；信号存储机，其与上述信号处理机及上述耦合交换机双方连接，存储用于在上述信号处理机使用的信号；第1传送线路，其包含连接上述耦合交换机及上述信号存储机的多条信号线，其中，上述信号存储机包含接收部，其关于上述多条信号线的每一条单独地对从上述耦合交换机发送来的发送信号进行接收相位的调整。
2.权利要求1中记载的数据转送系统，其中，上述数据转送系统作为动作模式具有通常模式与试验模式，上述接收部包含按上述信号线的每一个设置的多个接收单元，上述多个接收单元的每一个在上述试验模式使时钟信号的延迟量变化，发生内部时钟信号，根据上述内部时钟信号来进行上述发送信号的取入，检测出取入余量大的时钟延迟量。
3.权利要求2中记载的数据转送系统，其中，上述接收单元的每一个包含延迟电路，其在上述试验模式使上述延迟量逐渐变化；闩锁电路，其将上述发送信号的取入与上述内部时钟信号对应来保持；结果保持电路，其在上述试验模式，保持上述延迟量逐渐变化场合下的上述闩锁电路的多次取入结果的历史；检测电路，其参照上述结果保持电路的内容，抽出上述取入结果切换的多个切换点，将与多个上述切换点的中点对应的上述延迟量作为上述延迟电路的固定延迟量。
4.权利要求1中记载的数据转送系统，其中，上述信号存储机包含多个存储块，其从上述多条信号线分别单独接受信号。
5.权利要求4中记载的数据转送系统，其中，上述多个存储块相互独立进行动作，上述多个存储块的每一个包含存储单元阵列；针对上述存储单元阵列的写入控制电路及读出控制电路，上述写入控制电路与其它存储块中包含的上述写入控制电路相互独立进行动作，上述读出控制电路与其它存储块中包含的上述读出控制电路相互独立进行动作。
6.权利要求1中记载的数据转送系统，其中，上述耦合交换机包含选择转送部，其对上述信号处理机、上述信号存储机的任意一方有选择地进行数据转送。
7.权利要求1中记载的数据转送系统，其中，上述多个信号线的每一个传送指令、地址及数据中多个属性相异的信号。
全文摘要
数据处理系统1的第1特征是在包含用于数据转送的数条信号线的数据转送路径中，各信号线各自独立来进行相位控制。第2特征是从耦合交换机14对信号处理机及信号存储机有选择地进行数据转送。第3特征是信号处理机、信号存储机、耦合交换机14相互耦合。根据这些特征，转送数据及时钟的相位裕度增大，可进行高速转送。此外由于可以对信号存储机直接进行数据写入，因而信号处理机6可得到有效使用。此外可提高信号处理与转送中的效率。
文档编号H04L7/00GK1510577SQ0315468
公开日2004年7月7日 申请日期2003年8月25日 优先权日2002年12月24日
发明者大石司 申请人:株式会社瑞萨科技