专利名称：图像信号处理电路以及便携式终端装置的制作方法
技术领域：
本发明涉及图像信号处理电路以及便携式终端装置，尤其涉及用于输入电视图像信号并向便携式终端用显示装置输出的技术。
背景技术：
以往，公知在移动电话机或PDA(个人数字助理)等便携式终端装置中内置接收电视图像信号的TV调谐器，在便携式终端装置的显示装置上显示电视图像，从而用户可以进行视听的技术。
图6中示出可以显示TV图像的移动电话机的整体构成。移动电话机1，除了移动电话部5以外，构成为还包括TV天线10；接收TV图像信号的调谐器模块12；从调谐器模块12所接收的TV图像信号中分离抽出R信号、G信号、B信号的R、G、B译码器14；将R、G、B各信号转换为数字信号、进行各种处理并存储到存储器的LSI处理芯片16；作为显示装置的液晶面板(LCD面板)20；以及向LCD面板20提供TV图像信号的LCD控制器(LCD驱动器)18。LCD面板20，比如具有QVGA(240×320)或者VGA(480×640)的分辨率。在LSI处理芯片16中设置两个RAM，它们作为存储构成TV图像信号数据的各半帧数据的数据半帧存储器而发挥作用。将存储在LSI处理芯片16的RAM中且被读出的TV图像信号数据暂时存储到LCD控制器18的RAM中，并提供给LCD面板20。因此，作为存储TV图像信号数据的RAM，存在LSI处理芯片16内的两个RAM和LCD控制器18内的一个RAM。
在图7中，示意性地示出图6中的LSI处理芯片16和LCD控制器18中的存储器构成。LSI处理芯片16具有两个RAM16a、16b，LCD控制器18具有一个RAM18a。为了方便，将RAM16a称为第1RAM，将RAM16b称为第2RAM，将RAM18a称为第3RAM。
将来自R、G、B译码器14的TV图像信号转换为数字信号后，交替地写入第1RAM16a以及第2RAM16b。LCD控制器18，从两个RAM16a、16b之中没有写入数据的RAM中读出数据并写入到第3RAM18a，显示在LCD面板20上。
以下，参照图8的时间图对各RAM的动作进行更详细的说明。
图8(a)是用同步检测器检测出的TV图像信号的垂直同步信号Vsync的信号波形。如众所周知的，TV的一个画面由奇数半帧(ODD)以及偶数半帧(EVEN)构成，图中表示的是构成第1帧的第1奇数半帧(ODD1)、第1偶数半帧(EVEN1)；构成第2帧的第2奇数半帧(ODD2)、第2偶数半帧(EVEN2)；构成第3帧的第3奇数半帧(ODD3)。
图8(b)、图8(c)是第1RAM16a以及第2RAM16b的写入(Write)和读出(Read)定时。另外，图8(d)是第3RAM18a的写入定时。在ODD1期间内，将ODD1的半帧数据写入第1RAM16a(图中的写O1)，并将在作为ODD1之前的半帧期间的EVEN0时已经写入第2RAM16b的EVEN0的半帧数据从第2RAM16b中读出(图中的读E0)。另外，图中‘写O1’中的‘O’表示ODD帧，‘1’表示第1个半帧。在ODD1之后的EVEN1的半帧期间内，从第1RAM16a中读出ODD1的半帧数据的同时，将EVEN1的半帧数据写入第2RAM16b。将从第2RAM16b中读出的ODD1的半帧数据写入第3RAM18a。
在EVEN1之后的ODD2的半帧期间内，将ODD2的半帧数据写入第1RAM16a，从第2RAM16b读出EVEN1的半帧数据并写入第3RAM18a。在ODD2之后的EVEN2的半帧期间内，将EVEN2的半帧数据写入第2RAM16b，从第1RAM16a中读出ODD2的半帧数据并写入第3RAM18a。
这样，在各半帧期间内交替地进行向第1RAM16a、第2RAM16b的写入和读出，将ODD和EVEN的各半帧数据依次写入第3RAM18a，进而提供给LCD面板20。因此，如图8(e)所示，在LCD面板20上，只延迟一个半帧期间，以第1帧、第2帧…这样的顺序显示TV画面。
在以下所示的现有技术中，揭示了可以接收TV图像信号并进行视听的移动电话。
专利文献1
特开2003-111004号公报这样，虽然通过在LSI芯片16上搭载两个RAM，而能够处理TV图像信号，但两个RAM在LSI处理芯片16中的占有面积达到80％左右，这就成为达到LSI处理芯片16的进一步小型化，以及便携式终端的小型化的障碍，因此希望削减存储器。
另一方面，作为LCD面板20的分辨率，比如在采用QVGA程度的情况下，由于其垂直分辨率为240左右，没必要显示本来TV图像信号一帧程度的分辨率，只要显示一个半帧程度就足够了，对于视听者来说也几乎不会产生诸如闪烁等显示不舒服感。所以，没有必要将构成一帧的两个半帧全部在LSI处理芯片16上处理并存储。
发明内容
本发明的目的在于，削减存储TV图像信号数据用的存储器，由此达到使设备更加小型化并削减成本。
本发明是一种用于处理电视图像信号并在显示装置上显示的图像信号处理电路，其中具有输入所述电视图像信号的垂直同步信号的输入部；存储所述电视图像信号之中的奇数半帧数据的存储部；和控制部，是控制向所述存储部进行数据的写入以及读出的控制部，其在由所述垂直同步信号规定的奇数半帧期间内，将奇数半帧数据写入到所述存储部，并且，在邻接于所述奇数半帧期间的偶数半帧期间内，从所述存储部中读出所述奇数半帧数据并输出到所述显示装置侧。
在这里，优选所述电视图像信号包含第1帧以及该第1帧之后的第2帧，所述第1帧包含第1奇数半帧以及第1偶数半帧，所述第2帧包含第2奇数半帧以及第2偶数半帧，所述控制部，在第1奇数半帧期间内，将所述第1奇数半帧数据写入所述存储部中，在第1偶数半帧期间内，从所述存储部中读出所述第1奇数半帧数据并输出到所述显示装置侧，并且，在第2奇数半帧期间内，将所述第2奇数半帧数据写入所述存储部中，在第2偶数半帧期间内，从所述存储部中读出所述第2奇数半帧数据并输出到所述显示装置侧。
而且，优选所述电视图像信号包含第1帧以及该第1帧之后的第n帧(n为大于2的自然数)，所述第1帧包含第1奇数半帧以及第1偶数半帧，所述第n帧包含第n奇数半帧以及第n偶数半帧，所述控制部，在第1奇数半帧期间内，将所述第1奇数半帧数据写入所述存储部中，在第1偶数半帧期间内，从所述存储部中读出所述第1奇数半帧数据并输出到所述显示装置侧，在从所述第2帧到第(n-1)帧为止的各半帧期间内，从所述存储部中读出所述第1奇数半帧数据并输出到所述显示装置侧，并且，在所述第n奇数半帧期间内，将所述第n奇数半帧数据写入所述存储部中，在第n偶数半帧期间内，从所述存储部中读出所述第n奇数半帧数据并输出到所述显示装置侧。
再有，本发明是一种用于处理电视图像信号并在显示装置上显示的图像信号处理电路，其中具有输入所述电视图像信号的垂直同步信号的输入部；存储所述电视图像信号之中的偶数半帧数据的存储部；和控制部，是控制向所述存储部进行数据的写入以及读出的控制部，其在由所述垂直同步信号规定的偶数半帧期间内，将偶数半帧数据写入所述存储部中，并且，在邻接于所述偶数半帧期间的奇数半帧期间内，从所述存储部中读出所述偶数半帧数据并输出到所述显示装置侧。
在这里，优选所述电视图像信号包含第1帧以及第1帧之后的第2帧，所述第1帧包含第1奇数半帧以及第1偶数半帧，所述第2帧包含第2奇数半帧以及第2偶数半帧，所述控制部，在第1偶数半帧期间内，将所述第1偶数半帧数据写入到所述存储部中，在第2奇数半帧期间内，从所述存储部中读出所述第1偶数半帧数据并输出到所述显示装置侧，并且，在第2偶数半帧期间内，将所述第2偶数半帧数据写入所述存储部，在之后的半帧期间内，从所述存储部中读出所述第2偶数半帧数据并输出到所述显示装置侧。
此外，优选所述电视图像信号包含第1帧以及该第1帧之后的第n帧(n＞2)，所述第1帧包含第1奇数半帧以及第1偶数半帧，所述第n帧包含第n奇数半帧以及第n偶数半帧，所述控制部，在第1偶数半帧期间内，将所述第1偶数半帧数据写入所述存储部，在从第2帧到第n帧的第n奇数半帧为止的各半帧期间内，从所述存储部中读出所述第1偶数半帧数据并输出到所述显示装置侧，并且，在所述第n偶数半帧期间内，将所述第n偶数半帧数据写入所述存储部中，在之后的半帧期间内，从所述存储部中读出所述第n偶数半帧数据并输出到所述显示装置侧。
在本发明中，也可以还具有显示用存储部，其将从所述存储部中读出并输出的半帧数据一次性存储，而输出到所述显示装置上。
再有，本发明是一种用于处理电视图像信号并在显示装置上显示的图像信号处理电路，其中具有存储所述电视图像信号之中的奇数半帧数据的第1存储器；第1处理器，其控制向所述第1存储部进行数据的写入以及读出，在由所述电视图像信号的垂直同步信号规定的奇数半帧期间内，将奇数半帧数据写入到所述第1存储部中，并且，在所述奇数半帧期间之后的偶数半帧期间内，从所述第1存储部中读出所述奇数半帧数据并输出；在所述偶数半帧期间内，存储从所述第1存储器中读出并输出的奇数半帧数据的第2存储器；和第2处理器，其控制向所述第2存储部进行数据的写入以及读出，在所述偶数半帧期间内，将奇数半帧数据写入到所述第2存储部中，并且，在所述偶数半帧之后的第2奇数半帧期间内，读出所述偶数半帧期间内写入所述第2存储器中的所述奇数半帧数据并输出到所述显示装置。
还有，本发明是一种用于处理电视图像信号并在显示装置上显示的图像信号处理电路，其中具有存储所述电视图像信号之中的偶数半帧数据的第1存储器；第1处理器，其控制向所述第1存储部进行数据的写入以及读出，在由所述电视图像信号的垂直同步信号规定的偶数半帧期间内，将偶数半帧数据写入到所述第1存储部中，并且，在所述奇数半帧期间之后的偶数半帧期间内，从所述第1存储部中读出所述偶数半帧数据并输出；在所述奇数半帧期间，存储从所述第1存储器中读出并输出的偶数半帧数据的第2存储器；和第2处理器，其控制向所述第2存储部进行数据的写入以及读出，在所述奇数半帧期间内，将偶数半帧数据写入到所述第2存储部中，并且，在所述奇数半帧之后的第2偶数半帧期间内，读出在所述奇数半帧期间写入到所述第2存储器中的所述偶数半帧数据并输出到所述显示装置。
可以将本发明的图像信号处理电路，组装到具备显示从所述电路输出的半帧数据的所述显示装置的便携式终端装置中。
图1是实施方式的RAM构成图。
图2是各部的时间图(其一)。
图3是各部的时间图(其二)。
图4是各部的时间图(其三)。
图5是各部的时间图(其四)。
图6是带TV图像显示功能的移动电话机的整体构成图。
图7是现有装置的RAM构成图。
图8是现有装置的各部的时间图。
图中10-TV天线，12-调谐器模块，14-RGB译码器，16-LSI处理芯片，16a-第1RAM，16b-第2RAM，16c-处理器，18-LCD控制器，18a-第3RAM，18c-处理器，20-LCD面板。
具体实施例方式
以下，以移动电话为例，参照附图对本发明的实施方式进行说明。
图1中示出可以显示TV图像的移动电话机1的主要部分的构成。另外，由于移动电话机1的整体构成与图6所示的现有的移动电话机一样，故省略其说明。
在现有技术中，在LSI处理芯片16中具有第1RAM16a以及第2RAM16b两个RAM(半帧存储器)，但在本实施方式中，只搭载第1RAM16a，而不搭载第2RAM16b。TV图像信号数据向第1RAM16a读出以及写入，由处理器16c根据输入到LSI处理芯片16的垂直同步信号Vsync进行控制，处理器16c通过总线以与Vsync同步的定时来控制TV图像信号数据的写入以及读出。第1RAM16a例如具有1MB的存储容量。通过削减第2RAM16b，从而可以将LSI处理芯片16中的RAM的占有面积削减到50％以下，由此，LSI处理芯片16，进而移动电话机1的尺寸都可以缩小。
另一方面，在LCD控制器18中，与以往一样搭载第3RAM18a。TV图像信号数据向第3RAM18a的写入以及读出由处理器18c控制，处理器18c也与Vsync同步，来控制TV图像信号数据的写入以及读出，并将读出的TV图像信号数据显示到LCD面板20上。LCD面板20例如具有QVGA(横240×纵320)的分辨率，横向地显示TV画面。
在本实施方式中，LSI处理芯片16只有第1RAM16a，只将构成TV画面的奇数半帧(ODD)或者偶数半帧(EVEN)的任意一个半帧写入到这个第1RAM16a中。当只写入ODD半帧时，将写入的ODD半帧从第1RAM16a中读出并写入到第3RAM18a，并显示在LCD面板20上。因此，在这种情况下，在LCD面板20上只显示ODD半帧，但由于LCD面板20面积很小，分辨率也不高，视听者几乎感觉不到有什么显示不良。QVGA的垂直分辨率为240左右，与构成ODD半帧或者EVEN半帧的260根左右的垂直扫描信号基本相等，虽然只以一个半帧构成图像但状态不错。
在这里，在对本实施方式中的第1RAM16a以及第3RAM18a的数据的写入/读出进行说明之际，首先对只采用作为其前提的ODD半帧或EVEN半帧的TV图像显示的处理进行说明。该处理是在图7所示的现有的构成，即LSI处理芯片16具备第1RAM16a以及第2RAM16b的两个RAM的系统中也能执行的处理。
图2中示出垂直同步信号Vsync、第1RAM16a、第2RAM16b、第3RAM18a以及LCD面板20的时间图。是与图8所示的现有的时间图对应的图。
在ODD1半帧期间内，将ODD1半帧数据写入第1RAM16a。并从第2RAM16b中，将在前一帧期间写入到第2RAM16b中的ODD0的半帧数据读出并写入到第3RAM18a中。
在ODD1之后的EVEN1的半帧期间内，不进行对RAM的写入，而是从第1RAM16a中读出已经写入的ODD1的半帧数据并写入到第3RAM18a中。另一方面，对第2RAM16b不进行访问，不进行写入以及读出。
在EVEN1之后的ODD2的半帧期间内，将ODD2半帧数据写入到第2RAM16b中。另外，从第1RAM16a中继续读出ODD1的半帧数据并写入到第3RAM18a中。请注意在ODD1半帧期间内写入第1RAM16a的ODD1半帧数据，针对EVEN以及ODD2半帧期间来说是连续地被读出的。
在ODD2之后的EVEN2的半帧期间内，从第2RAM16b中读出ODD2的半帧数据并写入到第3RAM18a。另一方面，对第1RAM16a不进行访问，不进行写入以及读出。
在EVEN2之后的ODD3的半帧期间内，将ODD3的半帧数据写入到第1RAM16a中。此外，从第2RAM16b中继续读出ODD2的半帧数据并写入到第3RAM18a中。
这样，可以只将在ODD半帧中的ODD半帧数据交替地写入到第1RAM16a和第2RAM16b中，在EVEN半帧中，不进行数据的写入，而从第1RAM16a或第2RAM16b中读出半帧数据，然后将ODD半帧数据顺序地写入第3RAM18a，并输出到LCD面板20。因此，在LCD面板20上也只是延迟一个半帧期间而顺序地显示半帧1(构成第1帧的奇数半帧)、第2半帧(构成第2帧的奇数半帧)。
如果着眼于图2，则在EVEN1的半帧期间内，第2RAM16b既没有进行写入也没有进行读出，显然是没用的。另一方面，在ODD2的半帧期间内，由于必须写入ODD2的半帧数据，故将ODD2半帧数据写入到第2RAM16b中，从第1RAM16a中继续读出ODD1的半帧数据。但是，在ODD2的半帧期间内应该读出的ODD1的半帧数据，已经在EVEN1的半帧期间从第1RAM16a读出并写入到第3RAM18a中，也就是，在ODD2的半帧期间内，即使不再从第1RAM16a中读出，也可以继续读出已经写入到第3RAM18a中的半帧数据并显示到LCD面板20。这样，在ODD2的半帧期间内，就没有必要从第1RAM16a中读出ODD1的半帧数据，并且可以将ODD2的半帧数据写入到第1RAM16a。这意味着即使在ODD2的半帧期间内也不用再访问第2RAM16b。
图1所示的本实施方式的存储器构成，就是基于这种思想将第2RAM16b从LSI处理芯片16中删除的。
以下，根据图3的时间图对图1的存储器构成中的处理进行说明。
图3中示出垂直同步信号Vsync、第1RAM16a、第3RAM18a以及LCD面板20的时间图。在ODD1的半帧期间内，处理器16c将由LSI处理芯片16内的A/D转换器转换成数字信号的ODD1的半帧数据写入到第1RAM16a中。
在ODD1之后的EVEN1的半帧期间内，处理器16c读出存储在第1RAM16a中的ODD1半帧数据并输出到LCD控制器18中。LCD控制器18的处理器18c将来自第1RAM16a的ODD1半帧数据写入第3RAM18a中，并显示在LCD面板20上。在LCD面板20上显示ODD1半帧(半帧1)。
在EVEN1以后的ODD2的半帧期间内，处理器16c将来自A/D转换器的ODD2半帧数据写入第1RAM16a中。另一方面，与该定时同步，LCD控制器18的处理器18c再次读出已经存储在第3RAM18a中的ODD1半帧数据并显示在LCD面板20上。所以，即使在ODD2的半帧期间内，也继续在LCD面板20上显示ODD1半帧。
在ODD2之后的EVEN2半帧期间内，处理器16c读出存储在第1RAM16a中的ODD2的半帧数据并输出到LCD控制器18中。LCD控制器18的处理器18c将来自第1RAM16a的ODD2半帧数据写入到第3RAM18a中，并在LCD面板20上显示。在LCD面板20上显示ODD2半帧(半帧2)。
在EVEN2之后的ODD3的半帧期间内，将来自A/D转换器的ODD3半帧数据写入第1RAM16a。此时，LCD控制器18的处理器18c再次读出已经存储在第3RAM18a中的ODD2的半帧数据并显示在LCD面板20上。因此，即使在ODD3的半帧期间内，也继续在LCD面板20上显示ODD2半帧。
这样，通过在LSI处理芯片16上只搭载第1RAM16a，在ODD半帧期间涅，将ODD半帧数据写入到第1RAM16a中，而在EVEN半帧期间内，读出存储在第1RAM16a中的ODD半帧数据并写入到第3RAM18a中的同时，在ODD半帧期间内，再次读出已经存储在第3RAM18a中的ODD半帧数据，从而可以在LCD面板20上以60Hz的半帧频率显示TV图像。
另外，由于LCD面板20显示TV图像的区域，与通常的TV接收机不同，是240×320的纵长画面，为了横向地表示TV画面，当读出存储在第1RAM16a中的半帧数据并写入到第3RAM18a之际，对于横向顺序存储的半帧数据，沿纵向扫描读出并提供给LCD面板20，从而可以显示横向的画面。
在图2所示的时间图中，在ODD半帧期间内，将ODD半帧数据写入到第1RAM16a中，在LCD面板20上只显示ODD半帧数据，但是，不用说也可以构成为在EVEN半帧期间内将EVEN半帧数据写入到第1RAM16a中，在LCD面板20上只显示EVEN半帧。
图4中示出只显示EVEN半帧的情况下的时间图。在ODD1之后的EVEN1半帧期间内，处理器16c将EVEN1的半帧数据写入到第1RAM16a中。
在EVEN1之后的ODD2的半帧期间内，处理器16c读出存储在第1RAM16a中的EVEN1的半帧数据并输出到LCD控制器18。LCD控制器18的处理器18c将来自第1RAM16a的EVEN1半帧数据写入第3RAM18a中，然后显示在LCD面板20上。LCD面板20上显示EVEN1的半帧。
在ODD2之后的EVEN2的半帧期间内，处理器16c将EVEN2的半帧数据写入第1RAM16a中。此时，LCD控制器18的处理器18c再次读出已经存储在第3RAM18a中的EVEN1半帧数据并显示到LCD面板20上。因此，在LCD面板20上继续显示EVEN1半帧。
从图3或图4的时间图可以明显看出，在本实施方式中，不是在每个半帧都从LSI处理芯片16向LCD控制器18输出半帧数据，而是隔一个输出。换言之，一帧中以一个的比率将图像信号从LSI处理芯片16传送到LCD控制器18，也能削减传送信号的数量。
以上，虽然对本发明的实施方式进行了说明，但是，本发明并不限定于此，能有各种各样的变更。
例如，在本实施方式中，在各ODD半帧中，虽然将ODD半帧数据写入第1RAM16a，但是，也可以隔一个或两个将ODD半帧数据写入到第1RAM16a中。在为移动快的TV图像信号时，对于显示在LCD面板20上的TV图像的动作平滑性会有损害，但是在为移动比较少的TV图像信号时，基本上不会发生什么问题。
在图5中，表示的是隔一个将ODD半帧写入到第1RAM16a中的情况的时间图。在ODD1的半帧期间内，处理器16c将来自A/D转换器的ODD1半帧数据写入到第1RAM16a中。
在ODD1之后的EVEN1的半帧期间内，处理器16c读出存储在第1RAM16a中的ODD1半帧数据并输出到LCD控制器18中。LCD控制器18的处理器18c，将来自第1RAM16a的ODD1半帧数据写入第3RAM18a中，进而显示在LCD面板20上。LCD面板20上显示ODD1半帧(半帧1)。
在EVEN1之后的ODD2以及EVEN2的半帧期间内，处理器16c不访问第2RAM16b，不进行写入也不进行读出。另一方面，LCD控制器18的处理器18c，反复读出已经存储在第3RAM18a中的ODD1半帧数据并显示到LCD面板20上。
在EVEN2之后的ODD3的半帧期间内，处理器16c将ODD3半帧数据写入到第1RAM16a中。处理器18c，继续读出存储在第3RAM18a中的ODD1半帧数据并显示到LCD面板20上。
虽然图中未示出，但在ODD3之后的EVEN3的半帧期间内，处理器16c读出存储在第1RAM16a中的ODD3半帧数据并输出到LCD控制器18中。处理器18c在将ODD3半帧数据写入第3RAM18a的同时，显示在LCD面板20上。这样，在ODD1、ODD3、ODD5、…的各半帧中，将半帧数据写入第1RAM16a，并显示在LCD面板20上。
只将EVEN半帧写入第1RAM16a，并显示在LCD面板20上的情况也同样，可以只写入EVEN1、EVEN3、EVEN5、…，并显示在LCD面板20上。
也可以向处理器16c以及处理器18c提供表示TV图像的移动量的信号(移动向量等)，处理器16c以及处理器18c根据移动量，是否进行所述的‘飞跃’，以及对飞跃的量进行调整。在移动量大的情况下，如图2或图3所示那样，写入所有的每一个ODD半帧或者EVEN半帧，在移动量小的情况下，隔一个或隔两个地写入数据等。也可以识别表示TV图像信号的节目内容的编码及其它数据，设定是否对每个节目进行飞跃。每个TV节目的TV图像的移动量是不同的，这一点本行业技术人员应该清楚。也可以在移动电话机1上设置用于设定是否进行‘飞跃’操作的开关乃至按钮，使视听者(用户)可以选择。
在本实施方式中，是以移动电话机为例进行的说明，但是可以适用于如PDA等具有显示TV图像的功能的任意设备。
而且，在本实施方式中，如图1所示，以LSI处理芯片16具有一个RAM16a为例进行的说明，这意味着存储TV图像信号的半帧数据的RAM(半帧存储器)不是多个而是单一的，当然，不言而喻LSI处理芯片16也可以具有存储半帧数据以外的其它RAM等。
权利要求
1.一种图像信号处理电路，其用于处理电视图像信号并在显示装置上显示，其特征在于，具有输入所述电视图像信号的垂直同步信号的输入部；存储所述电视图像信号之中的奇数半帧数据的存储部；和控制部，其是控制向所述存储部进行数据的写入以及读出的控制部，在由所述垂直同步信号规定的奇数半帧期间内，将奇数半帧数据写入到所述存储部，并且，在邻接于所述奇数半帧期间的偶数半帧期间内，从所述存储部中读出所述奇数半帧数据并输出到所述显示装置侧。
2.根据权利要求1所述的图像信号处理电路，其中，所述电视图像信号，包含第1帧以及该第1帧之后的第2帧，所述第1帧，包含第1奇数半帧以及第1偶数半帧，所述第2帧，包含第2奇数半帧以及第2偶数半帧，所述控制部，在第1奇数半帧期间内，将所述第1奇数半帧数据写入到所述存储部中，在第1偶数半帧期间内，从所述存储部中读出所述第1奇数半帧数据并输出到所述显示装置侧，并且，在第2奇数半帧期间内，将所述第2奇数半帧数据写入到所述存储部中，在第2偶数半帧期间内，从所述存储部中读出所述第2奇数半帧数据并输出到所述显示装置侧。
3.根据权利要求1所述的图像信号处理电路，其中，所述电视图像信号，包含第1帧以及该第1帧之后的第n帧(n为大于2的自然数)，所述第1帧，包含第1奇数半帧以及第1偶数半帧，所述第n帧，包含第n奇数半帧以及第n偶数半帧，所述控制部，在第1奇数半帧期间内，将所述第1奇数半帧数据写入到所述存储部中，在第1偶数半帧期间内，从所述存储部中读出所述第1奇数半帧数据并输出到所述显示装置侧，在从所述第2帧到第(n-1)帧为止的各半帧期间内，从所述存储部中读出所述第1奇数半帧数据并输出到所述显示装置侧，并且，在所述第n奇数半帧期间内，将所述第n奇数半帧数据写入到所述存储部中，在第n偶数半帧期间内，从所述存储部中读出所述第n奇数半帧数据并输出到所述显示装置侧。
4.一种图像信号处理电路，其用于处理电视图像信号并在显示装置上进行显示，其特征在于，具有输入所述电视图像信号的垂直同步信号的输入部；存储所述电视图像信号之中的偶数半帧数据的存储部；和控制部，其是控制向所述存储部进行数据的写入以及读出的控制部，在由所述垂直同步信号规定的偶数半帧期间内，将偶数半帧数据写入到所述存储部中，并且，在邻接于所述偶数半帧期间的奇数半帧期间内，从所述存储部中读出所述偶数半帧数据并输出到所述显示装置侧。
5.根据权利要求4所述的图像信号处理电路，其中，所述电视图像信号，包含第1帧以及第1帧之后的第2帧，所述第1帧，包含第1奇数半帧以及第1偶数半帧，所述第2帧，包含第2奇数半帧以及第2偶数半帧，所述控制部，在第1偶数半帧期间内，将所述第1偶数半帧数据写入到所述存储部中，在第2奇数半帧期间内，从所述存储部中读出所述第1偶数半帧数据并输出到所述显示装置侧，并且，在第2偶数半帧期间内，将所述第2偶数半帧数据写入到所述存储部中，在之后的半帧期间内，从所述存储部中读出所述第2偶数半帧数据并输出到所述显示装置侧。
6.根据权利要求4所述的图像信号处理电路，其中，所述电视图像信号，包含第1帧以及该第1帧之后的第n帧(n＞2)，所述第1帧，包含第1奇数半帧以及第1偶数半帧，所述第n帧，包含第n奇数半帧以及第n偶数半帧，所述控制部，在第1偶数半帧期间内，将所述第1偶数半帧数据写入所述存储部，在从第2帧到第n帧的第n奇数半帧为止的各半帧期间内，从所述存储部中读出所述第1偶数半帧数据并输出到所述显示装置侧，并且，在所述第n偶数半帧期间内，将所述第n偶数半帧数据写入所述存储部中，在之后的半帧期间内，从所述存储部中读出所述第n偶数半帧数据并输出到所述显示装置侧。
7.根据权利要求1～6中任一项所述的图像信号处理电路，其中，还具有显示用存储部，其将从所述存储部中读出并输出的半帧数据一次性存储，并输出到所述显示装置上。
8.一种图像信号处理电路，其用于处理电视图像信号并在显示装置上进行显示，其特征在于，具有存储所述电视图像信号之中的奇数半帧数据的第1存储器；第1处理器，其是控制向所述第1存储部进行数据的写入以及读出的第1处理器，在由所述电视图像信号的垂直同步信号规定的奇数半帧期间内，将奇数半帧数据写入到所述第1存储部中，并且，在所述奇数半帧期间之后的偶数半帧期间内，从所述第1存储部中读出所述奇数半帧数据并输出；第2存储器，其在所述偶数半帧期间内，存储从所述第1存储器中读出并输出的奇数半帧数据；和第2处理器，其是控制向所述第2存储部进行数据的写入以及读出的第2处理器，在所述偶数半帧期间内，将奇数半帧数据写入到所述第2存储部中，并且，在所述偶数半帧之后的第2奇数半帧期间内，读出在所述偶数半帧期间写入到所述第2存储器中的所述奇数半帧数据并输出到所述显示装置上。
9.一种图像信号处理电路，其用于处理电视图像信号并在显示装置上进行显示的图像信号，其特征在于，具有存储所述电视图像信号之中的偶数半帧数据的第1存储器；第1处理器，其是控制向所述第1存储部进行数据的写入以及读出的第1处理器，在由所述电视图像信号的垂直同步信号规定的偶数半帧期间内，将偶数半帧数据写入到所述第1存储器中，并且，在所述偶数半帧期间之后的奇数半帧期间内，从所述第1存储器中读出所述偶数半帧数据并输出；第2存储器，其在所述奇数半帧期间内，存储从所述第1存储器中读出并输出的偶数半帧数据；和第2处理器，其是控制向所述第2存储器进行数据的写入以及读出的第2处理器，在所述奇数半帧期间内，将偶数半帧数据写入到所述第2存储部中，并且，在所述奇数半帧之后的第2偶数半帧期间内，读出在所述奇数半帧期间写入到所述第2存储器中的所述偶数半帧数据并输出到所述显示装置上。
10.一种便携式终端装置，其中，具备权利要求1～9中任一项所述的图像信号处理电路；和显示从所述图像信号处理电路输出的半帧数据的所述显示装置。
全文摘要
本发明提供一种在能够显示TV图像的便携设备中削减图像存储器的图像信号处理电路。在移动电话机的LSI处理芯片(16)中设置第1RAM(16a)。处理器(16c)在奇数半帧期间内，将奇数半帧数据写入到第1RAM(16a)中，在之后的偶数半帧期间内，从第1RAM(16a)中读出数据，并输出到LCD控制器(18)中。处理器(18c)在该偶数半帧期间内，将数据写入到第3RAM(18a)中，而且在之后的奇数半帧期间内，从第3RAM(18a)中再次读出数据并显示到LCD面板(20)上。
文档编号H04N5/76GK1592356SQ20041005762
公开日2005年3月9日 申请日期2004年8月20日 优先权日2003年8月27日
发明者冈部智明, 藤井秀行 申请人:三洋电机株式会社