专利名称：用含一个以上脉冲的码元有效调制数据的系统与方法
背景领域本发明诸实施例涉及调制法，更具体地说，本发明诸实施例涉及一种改进的编码密度调制方案。
相关技术说明各种调制形式历来被用于以较大的效率编码数据，因而可通过传输媒体在特定时段内发射更多数据。为提高调制方案的编码密度，使用可组合的各种调制技术，诸如脉宽调制、调幅与上升时间调制，比如参见连续号为09/714,244、题为“Symbol-Based Signnling For An Electromagnetically-Coapled Bus System”的同时待审的申请。然而，这类方案通常要求预加重(pre-emphasis)和信道均衡，增大了系统的成本与复杂性。另在任何情况下，总希望提高编码密度，为甚至更高的位速率创造条件。
附图简介
图1示出本发明一实施例的一般码元格式。
图2示出本发明一实施例编码8数据位的码元调制单元。
图3a-3e是每码元编码8位的可能的码元图。
图4是本发明一实施例的调制器框图。
图5是本发明一实施例的解调器框图。
图6是配用本发明一实施例的系统框图。
详细描述图1示出本发明一实施例一般码元格式。码元100出现在码元周期(Tp)106内，包括第一脉冲(或称基本脉冲)102和N个附加脉冲104。图1中，N等于1，但N可以是任一正整数。这里也把附加脉冲称为IDP脉冲104。
基本脉冲包括i个超前时隙112(i为正整数)、基本脉冲114和j个滞后时隙116(j也为正整数)。IDP脉冲104包括基本脉冲118和m个滞后时隙，m为正整数。显然，i、j与m不必相等。图1中，Tfx是超前时隙112的宽度，Tbx是基本脉冲102的滞后时隙116(或称为前端时隙和后端时隙)的宽度，TIDP是IDP脉冲104的滞后时隙120的宽度。超前时隙与滞后时隙之间和诸脉冲之间的隙宽可以不等。
TSB是基本脉冲102的基本脉冲114的宽度，TIDP是IDP脉冲的基本脉冲118的宽度。在一实施例中，TSB和TSIDP被选为最小脉冲，能沿通信信道正常传播而无须信道补偿诸如均衡。基本脉冲102与IDP脉冲104隔开Tg1的间隙。
若附加的IDP脉冲出现在该码元周期内，它们各自与其前者隔开一间隙。所有的附加脉冲不必为同一格式。如这里所使用的，格式指基本脉冲与滞后时隙，因而同一格式具有同样数量与同样大小的时隙和同样宽度的基本脉冲。所以，在mx≠my的地方，就存在不同的格式，x与y指不同的附加脉冲。最后的间隙出现在最后的IDP脉冲104之后，此间隙宽为Tg2。可分别对每个脉冲使用调幅(AM)，若使用归零(RZ)AM，就设置两个调制位(各脉冲一位)，若使用不归零(NRZ)AM，则设置四个调制位(各脉冲两位)。
图2示出本发明一实施例编码8个数据位的码元的调制单元。P1是基本脉冲前沿可能的起始位置，A1是基本脉冲可能的偏振，P2是基本脉冲可能的后沿位置，PP2是IDP脉冲的基本脉冲可能的起始位置，A2是IDP脉冲可能的偏振，P3是IDP脉冲后沿的可能位置。此时回看图1的术语，i为1，j为3，m为4。
图3a-3e是按照有关图2讨论的调制单元每个码元编码8位的可能的码元图。由图可见，IDP脉冲的基本脉冲的相对位置在该码元周期内变化，IDP脉冲的基本脉冲位置变化编码至少一位，在本例中则编码两个数据位。据不同的说法，脉冲间的相互关系提高了调制效率。IDP脉冲的位置假定取决于基本脉冲的持续时间，因而IDP脉冲可在码元周期TP内移动。反之，在一实施例中，该基本脉冲的位置固定在TP内。
在该8位调制实例中，有两位与调幅相关联(一位用于基本脉冲，另一位用于IDP脉冲)这就是RZAM。一位由基本脉冲前沿调制，五位由组合的基本脉冲与IDP脉冲调制。在图3a中，两位由基本脉冲后沿调制，一位由IDP脉冲后沿调制，得出八种可能的状态。在图3b中，基本脉冲的后沿(三个边沿位置)与IDP脉冲的后沿(三个边沿位置)相组合，造成总共九种状态。图3c得出八种状态，类似于图3a。图3d与3e提供附加的八种可能的状态。图3a-3e的整个组合，为五个调制位提供32种以上的状态，这些状态结合表6～10提出。
表1～5示出一种数据映射到分别在图3a-3e示出的码元的情况。
表1
表2
表3
表4
表5
技术人员应明白，各种其它映射法也可行，而且都在本发明诸实施例的范围与设想内。
再参照图3a-3e，在实施例中，码元周期TP为2000ps。TLEAD(超前时隙宽度)为240ps，Ts为320ps，TLAG(两脉冲的滞后时隙宽度)为160ps，而隙宽Tgap为240ps。在这种实施例中，在具有两个球栅阵列(BGA)封装与两个连接器的30英寸信道上，数据速率可达4Gbps。一般使用宽的超前时隙，因为用出现在先前信道上的超前时隙更能实现第一脉冲的前沿。因此，把时隙做得越宽，则信道噪声很少会对前沿位置造成误解。
在另一实施例中，TP为1250ps，TLEAD为130ps，Ts为200ps，TLAG为110，Tgap为140，此实例允许在5英寸信道上的数据速率可达6.4Gbps。
在一替代实施例中，TP为1000ps，TLEAD。为110ps，Ts为135ps，TLAG为100ps，而Tgap为110ps，该例在5英寸信道上的数据速率可达8Gbps。
图4是本发明一实施例的调制器框图。三个宽度位Wb0～Wb2和两个IDP前沿位IDPFE0与IDPFE1提供状态控制单元402的输入，根据这些输入状态控制单元使能或禁止各种信号通路通过调制器，因而对电脉冲发生单元产生的脉冲作频率控制，形成该码元。各信号通路通过多个延迟器受驱动，产生前述形式的码元。表6～10示出状态控制单元400根据输入的响应。表中“0”表示通过，“1”表示停止。
表6
表7
表8
表9
表10
表6～9定义对基本脉冲(SB0～SB3)和IDP脉冲SI0～SI3的后沿调制，表10定义IDP脉冲前沿延迟态。在该集合中，诸状态按表1～5的映射提供调制，在一实施例中由状态控制器402实现。匹配逻辑电路410确保正向时钟是遵循生成码元的时间。
图5是本发明一实施例的解调器框图。输入518接收数据，时钟恢复电路520接收正向时钟。时钟在时钟恢复电路520中被恢复并传入解调器，如图所示。数据同样传入解调器，如图所示。延迟数据与AM阈值和时钟比较，通过位映射单元526得出两个AM位和基本脉冲前沿位。该数据与各种时钟延迟级作比较，通过位映射单元524得出两个IDP前沿位。与数据信号比较的时钟延迟还馈入状态映射单元528和530，然后由单元528和530将其状态信息供给位映射单元532，于是后者得出宽度位Wb0～Wb2.状态控制单元522保证位映射单元532根据状态和IDP脉冲位置规定的组输出正确的位。
图6是配用本发明一实施例的系统的框图。处理器600包括调制器400和解调器500，处理器耦接芯片组602，后者耦接存储器总线612和I/O总线610。芯片组包括存储器控制器614，后者还包括调制器400和解调器500。存储器控制器通过存储器总线612与存储器604交互作用。在这种实施例中，即使在处理器600与存储器控制器614之间只出现所述调制方案提供的高速通信，由于已经得益，故存储器接口可以包括或不包括调制器400与解调器500。同样包含调制器400和解调器500的I/O设备606耦接I/O总线610，可接收如前述调制的码元，使附加脉冲在码元周期的位置编码至少一位。该I/O设备包括例如磁盘控制器。
在另一实施例中，存储器控制器埋入处理器。这种实施例可以有或没有芯片组，但在任一事件下，存储器接口要求用相应的调制器/解调器在存储器存取期间获得所述调制技术的好处。同时在这种实施例中(假定有芯片组)，芯片组不要求用调制器与解调器实现好处。
在上述说明中，参照诸特定实施例描述了本发明，但显然，可以作出各种修正和变化而不违背所附权项提出的本发明诸实施例较宽的精神与范围。因此，本说明书和附图只考虑为示例性的而不是限制性的。
权利要求
1.一种方法，其特征在于包括；在一码元周期发送第一脉冲，该第一脉冲提供前沿与后沿两种调相；和在间隙后的码元周期发送第二脉冲，第二脉冲可在码元周期内移动，因而第二脉冲在码元周期内的位置调制至少一位。
2.如权利要求1所述的方法，其中第一脉冲的基本脉冲位置固定在码元周期。
3.如权利要求1所述的方法，其特征在于；还包括对第一和第二脉冲作调幅。
4.如权利要求3所述的方法，其中调幅为不归零(NRZ)调幅。
5.如权利要求1所述的方法，其中第一脉冲有至少一个超前时隙和至少一个滞后时隙，超前时隙宽于滞后时隙。
6.如权利要求1所述的方法，其特征在于还包括在码元周期内发送N个附加脉冲，各附加脉冲在其前者后面接一间隙，各附加脉冲可在码元周期内移动，因而附加脉冲在码元周期内的位置调制至少一位；其中N是正整数。
7.如权利要求6所述的方法，其中N个附加脉冲和第二脉冲不必为同一格式。
8.一种调制码元，其特征在于包括；第一脉冲，具有基本脉冲宽度、至少一个超前时隙和至少一个滞后时隙；第二脉冲，具有带一前沿与至少一个滞后时隙的第二基本脉冲宽度，前沿可在码元周期内定位以编码至少一位。
9.如权利要求8所述的调制码元，其中第一和第二脉冲各自根据脉幅编码至少一位。
10.如权利要求8所述的调制码元，其特征在于还包括N个附加脉冲，各自具有带前沿和至少一个滞后时隙的基本脉冲，各附加脉冲的前沿可在码元周期内定位而编码至少一位。
11.如权利要求8所述的调制码元，其中第一和第二脉冲中的至少一个根据脉冲上升时间编码至少一位。
12.如权利要求8所述的调制码元，其中的时隙大小不一。
13.一种系统，其特征在于包括；总线；耦接总线的处理器，该处理器包括把数据编码成码元的调制器，各码元包括至少第一和第二脉冲，因而第二脉冲的基本脉冲在码元周期内的位置编码至少一位；耦接处理器的芯片组，包括一解调器，可接收调制器编码的码元，并根据第二脉冲的基本脉冲在码元周期内的位置解码至少一位；和耦接芯片组的存储器。
14.如权利要求13所述的系统，其中调制器通过调幅编码各第一和第二脉冲的至少一位。
15.如权利要求14所述的系统，其中调制器应用不归零(NRZ)调幅。
16.如权利要求13所述的系统，其中调制器编码第一脉冲超前时隙的至少一位和第一脉冲滞后时隙的至少一位。
17.如权利要求16所述的系统，其中调制器编码第二脉冲滞后时隙的至少一位。
18.如权利要求13所述的系统，其中所述设备离开处理器不到5英寸，调制有效负载大于每秒6千兆位。
19.如权利要求13所述的系统，其中所述设备离开处理器超过10英寸，调制器的有效负载大于每秒4千兆位。
20.如权利要求13所述的系统，其中各码元包括N个附加脉冲，各附加脉冲的基本脉冲位置编码至少一位。
全文摘要
一种提高调制效率的方法与设备。在建立的码元(100)中，第二脉冲(104)与第一脉冲(102)在码元周期内的相对位置编码至少一位。码元通过通信信道发送，恢复第二脉冲位置调制的一位或多位，得出高位速率通信而无需信道补偿。
文档编号H04L25/49GK1792049SQ200480004269
公开日2006年6月21日 申请日期2004年1月8日 优先权日2003年2月18日
发明者W·孙, T·梁 申请人:英特尔公司