专利名称：一种在无线通信中实现位同步数字化的方法及其系统的制作方法
技术领域：
本发明涉及无线通信领域中的位同步技术，涉及一种在无线通信中实现位同步数字化的方法及其系统，可应用于数字无线移动(Digital Mobile Radio，简称DMR)专业无线通信领域和所有连续相位移频键控(Continuous PhaseFrequency Shift Keying，简称CPFSK)调制方式的通信产品领域。
背景技术：
对于任何一种无线通信产品，位同步的实现一直都是一个关键难点。因为数字信息是一串相继的码元序列，由于噪声和码间干扰的存在，为了获得可靠的判决结果，降低系统的误码率，要求在每个码元周期的最佳采样时刻(眼图张开最大位置)对相干解调出的基带信号进行采样判决，以还原出整齐规则的信号码流。由于信号存在传输延迟等因素，这个时刻往往是未知的，需要通过位同步定时恢复来获得。因此，位同步定时恢复对解码的正确性有着重要意义。
而目前存在的最常用位同步技术为最大似然估计，其基于快速傅立叶变换(Fast Fourier Transform，简称FFT)算法的同步技术，为迟早门位同步技术。其中最大似然估计理论上可以达到最优，但运算量也最复杂，不适合数字实现。FFT算法目前主要应用于正交频分复用(orthogonal frequency divisionmultiplexing，简称OFDM)通信系统中，对接收到的信号必须进行一些非线性的操作以获得所需的定时线谱。例如在传统的非数据辅助定时恢复系统中，在对接收信号作相应的非线性处理后，利用窄带带通滤波器或锁相环(phaselocked loop，简称PLL)来提取时钟信号，这种方法也称之为单频滤波法(Tonefiltering)，其运算量较大。迟早门技术目前主要应用于相移键控(phase shiftkeying，简称PSK)和正交相移键控(quadrature phase shift keying，简称QPSK)调制方式的通信系统。
DMR无线通信标准是欧洲通信标准协会最新推出的一种专业数字通信标准，鉴于目前国内尚没有相应的DMR产品，本发明主要是针对DMR产品的研发而提出的一种便于数字化实现的，运算量较小的DMR位同步技术。
发明内容
本发明要解决的技术问题在于，针对上述现有技术的缺陷提供一种在无线通信中实现位同步数字化的方法及其系统。
本发明解决其技术问题所采用的技术方案是构造一种在无线通信中实现位同步数字化的方法，所述方法包括下列步骤 对输入的信号序列进行间隔延迟，该信号序列包括至少一路以上的输入信号； 将每一路的输入信号在一个符号周期内分别与至少一个以上的本地通道的输入信号相乘，相乘后的输出值在符号周期内累加并求均值； 将每一路输入信号的每一通道的所述均值的绝对值进行比较，并选取最大极值作为该路位同步极值数据输出；以及 将每一路的所述位同步极值数据进行比较，选取极值最大的一路作为解码数据输出。
在本发明所述的在无线通信中实现位同步数字化的方法中，还包括下列步骤将晶振分频出位同步算法需要的多个时钟。
在本发明所述的在无线通信中实现位同步数字化的方法中，若采用四路的复数信号输入，则所述信号序列间隔延迟设置分别设置为第一路为未延迟数据流，第二路为延迟2个符号周期，第三路为延迟4个符号周期以及第四路为延迟6个符号周期，使得将并行同步输入源转换成串行输入源。
在本发明所述的在无线通信中实现位同步数字化的方法中，还包括根据调制电平的对称性，将同步频点进行简化的步骤，具体包括 产生正余弦幅度查询地址、读取存储单元中的正余弦幅度值的步骤； 将存储单元中的正弦幅度值进行输出的步骤。
在本发明所述的在无线通信中实现位同步数字化的方法中，所述输入的信号序列为复数信号形式，将所述复数换算为I、Q两路相乘的数学表达式为 其中cos(w0+wθ+nwct)为I路待解码数据； sin(w0+wθ+nwct)为Q路待解码数据； ejwct为调制电平为+1时解码频点发生模块输出； 当调制电平为-1时，上式结果为 cos(w0+wθ+nwct)cos(wct)+sin(w0+wθ+nwct)sin(wct) +j(sin(w0+wθ+nwct)cos(wct)cos(w0+wθ+nwct)sin(wct))。
在本发明所述的在无线通信中实现位同步数字化的方法中，所述将每一路的输入信号在一个符号周期内分别与至少一个以上的本地通道的输入信号相乘的步骤具体包括 将所述正余弦幅度值、所述I路数据流以及所述Q路数据流输入至乘法器、裁减器、加法器以及减法器并进行运算； 将所述运算结果分别以调制电平的复数相乘实部、虚部输出。
本发明还同时公开了一种在无线通信中实现位同步数字化的系统，所述系统包括 时钟控制模块，用于将晶振分频出位同步算法需要的多个时钟； 数据延迟模块，用于对输入数据进行延迟操作； 位同步频点发生模块，用于根据调制电平的对称性，将同步频点进行简化； 复数相乘模块，用于将输入的复数信号与所述位同步频点发生模块进行相乘。
累加模块，用于将相乘后的数据在数据周期内进行累加； 均值运算模块，用于将累加后的数据进行均值运算； 选择模块，用于将均值运算后的数据进行大小比较选择，并输出解码数据及相应的极值。
在本发明所述的在无线通信中实现位同步数字化的系统中，所述系统包括 并串转换模块，用于将需要进行均值运算的并行同步输入源转换成串行输入源； 串并转换模块，用于将进行均值运算后的串行同步输入源转换成并行输入源，并将该输入源输入至所述选择模块进行比较选择。
在本发明所述的在无线通信中实现位同步数字化的系统中，所述位同步频点模块具体包括 产生模块，用于产生正余弦幅度查询地址，读取存储单元的正余弦幅度值； 存储单元，用于存储调正余弦幅度值，并进行输出。
在本发明所述的在无线通信中实现位同步数字化的系统中，所述复数相乘模块具体包括乘法器、对输入数据位宽进行低位裁减的裁减器、加法器以及减法器。
实施本发明所述的在无线通信中实现位同步数字化的方法及其系统，采用了便于数字化实现的、运算量较小的DMR位同步技术，提高了数据率达到减少资源占用的目的，并且减低了成本。
下面将结合附图及实施例对本发明作进一步说明，附图中 图1是本发明所述DMR通信系统位同步结构示意图； 图2是本发明所述时钟分频时序图； 图3是本发明所述数据延迟模块FPGA的结构示意图； 图4是本发明所述同步频点发生模块FPGA的结构示意图； 图5是本发明所述2通道复数相乘模块FPGA的结构示意图； 图6是本发明所述4通道复数相乘模块FPGA的结构示意图； 图7是本发明所述7位同步模块FPGA的结构示意图。
具体实施例方式 如图1所示，一种在无线通信中实现位同步数字化的方法，所述方法包括下列步骤 对输入的信号序列进行间隔延迟，该信号序列包括至少一路以上的输入信号； 将每一路的输入信号在一个符号周期内分别与至少一个以上的本地通道的输入信号相乘，相乘后的输出值在符号周期内累加并求均值； 将每一路输入信号的每一通道的所述均值的绝对值进行比较，并选取最大极值作为该路位同步极值数据输出；以及 将每一路的所述位同步极值数据进行比较，选取极值最大的一路作为解码数据输出。
从图中可以看出，本发明所述的位同步结构具有重复性，图1是采取四路符号信号输入的优选实施例。第一路复数信号输入无延迟，第二路复数信号输入延迟2个符号周期，第三路为延迟4个符号周期，第四路为延迟6个符号周期。其中，符号周期指的是数据速率，DMR标准规定码速率为9.6K，符号速率为4.8K。
每一路的输入信号在一个符号周期内与4个通道的本地信号相乘，相乘后的输出值在符号周期内累加、求均值，并将求出4个通道信号的均值的绝对值进行大小比较，选取最大极值通道的极值数据作为该路输出。每一路输出的最大极值解码数据再与其它三路输出的最大极值解码数据进行比较，最后在选择极值最大的一路输出解码数据。
由于结构的重复性，在进行FPGA是实现时可通过时序控制一路来完成四路的运算，这样就可以减低70％左右的资源，节省了成本。下面结合本发明所述在无线通信中实现位同步数字化的系统作进一步说明。
时钟控制模块产生的时钟分频如图2所示，根据位同步结构的重复性，在进行FPGA实现时，可通过提高4倍运算时钟操作来达到减少资源重复的目的。这就需要定义严格的时序关系。该模块将晶振分频出位同步算法需要的多个时钟，时钟定义如下表所示 表1时序模块时钟定义 数据延迟模块FPGA结构示意图如图3所示，由位同步结构可知，需要分别对输入数据进行四种情况的延迟操作，bit_syn_con模块将输入数据率由38.4K提高到153.6K，即原来输入一个12位数据的周期内，输出了4个12位数据，分别是未延迟数据流，延迟2个38.4K时钟数据流，延迟4个38.4K时钟数据流以及延迟6个38.4K时钟数据流。从而达到将并行同步输入源转换成串行输入源的目的。管脚定义如下表所示 表2解码频点发生模块管脚定义 位同步频点发生模块FPGA实现结构示意图如图4所示，在采用FPGA实现该模块时，考虑到调制电平的对称性，可将结构方案中的4个频点发生模块简化成2个，以减少资源占用，降低成本。phase_addr用来产生正余弦幅度查询地址，以读取存储在4个rom存储单元中的正余弦幅度值。phase1_sin存储调制电平为+1时的正弦幅度输出，phase1_cos存储调制电平为+1时的余弦幅度输出，其他两个模块分别用来存储调制电平为+3时的正余弦幅度输出。管脚定义下表所示 表3位同步频点发生模块管脚定义 输入信号I，Q两路在图1中表示为复数形式，与本地解码频点发生模块进行复数相乘，而在FPGA实现时，首先要将复数换算成I，Q两路相乘的普通数学表达式，即 其中cos(w0+wθ+nwct)为I路待解码数据； sin(w0+wθ+nwct)为Q路待解码数据； ejwct为调制电平为+1时解码频点发生模块输出； 当调制电平为-1时，上式结果为 cos(w0+wθ+nwct)cos(wct)+sin(w0+wθ+nwct)sin(wct) +j(sin(w0+wθ+nwct)cos(wct)cos(w0+wθ+nwct)sin(wct)) 双通道相乘FPGA实现如结构图5所示，在这里，利用了调制电平的对称性，节省一半的乘法器资源占用量。decode_mult模块为乘法器，bit_cut模块对输入数据位宽进行低位裁减，以节省FPGA资源，decode_add模块为加法器，decode_sub为减法器。模块管脚定义如表4所示。图6为模块复用完成4通道乘法运算，decode_mult_simple内部结构如图5所示。表5为管脚定义。
表42通道复数相乘模块管脚定义 表54通道复数相乘模块管脚定义 FPGA实现的位同步结构如图7所示。Phase_prdu_simple是位同步频点发生模块，bit_syn_con为数据延迟模块，Decode_mult_phase为4通道复数相乘模块。decode_acc模块为累加模块，根据算法需要完成输入数据的累加，这里复用了4个累加模块，分别相应四路同步算法结构。Bus_to_bit模块为并串转换模块，根据图1中位同步算法结构所示，在数据周期内累加完成后，需要进行均值运算，为了减少FPGA实现时的乘法器数目，在这里也同样采用了共用乘法器的方法，通过提高数据率达到减少资源占用的目的。dmr_squ_root为均值运算模块。Bit_to_bus模块为串并转换模块，是Bus_to_bit的反运算。Syn_cmp模块完成输入数据大小的比较选择，并输出正确的解码数据及相应的极值。管脚定义如下表所示 表6位同步模块管脚定义 虽然通过实施例描绘了本发明，本领域普通技术人员知道，本发明有许多变形和变化而不脱离本发明的精神，本发明的申请文件的权利要求包括这些变形和变化。
权利要求
1.一种在无线通信中实现位同步数字化的方法，其特征在于，所述方法包括下列步骤
对输入的信号序列进行间隔延迟，该信号序列包括至少一路以上的输入信号；
将每一路的输入信号在一个符号周期内分别与至少一个以上的本地通道的输入信号相乘，相乘后的输出值在符号周期内累加并求均值；
将每一路输入信号的每一通道的所述均值的绝对值进行比较，并选取最大极值作为该路位同步极值数据输出；以及
将每一路的所述位同步极值数据进行比较，选取极值最大的一路作为解码数据输出。
2.根据权利要求1所述的在无线通信中实现位同步数字化的方法，其特征在于，还包括下列步骤将晶振分频出位同步算法需要的多个时钟。
3.根据权利要求1或2所述的无线通信中实现位同步数字化的方法，其特征在于，若采用四路的复数信号输入，则所述信号序列间隔延迟设置分别设置为第一路为未延迟数据流，第二路为延迟2个符号周期，第三路为延迟4个符号周期以及第四路为延迟6个符号周期，使得将并行同步输入源转换成串行输入源。
4.根据权利要求3所述的无线通信中实现位同步数字化的方法，其特征在于，还包括根据调制电平的对称性，将同步频点进行简化的步骤，具体包括
产生正余弦幅度查询地址、读取存储单元中的正余弦幅度值的步骤；
将存储单元中的正弦幅度值进行输出的步骤。
5.根据权利要求1或4所述的无线通信中实现位同步数字化的方法，其特征在于，所述输入的信号序列为复数信号形式，将所述复数换算为I、Q两路相乘的数学表达式为
ej(w0+wθ+nwct)ejwct
＝(cos(w0+wθ+nwct)+jsin(w0+wθ+nwct))(cos(wct)+jsin(wct))
＝cos(w0+wθ+nwct)cos(wct)-sin(w0+wθ+nwct)sin(wct)
+j(sin(w0+wθ+nwct)cos(wct)+cos(w0+wθ+nwct)sin(wct))
其中cos(w0+wθ+nwct)为I路待解码数据；
sin(w0+wθ+nwct)为Q路待解码数据；
ejwct为调制电平为+1时解码频点发生模块输出；
当调制电平为-1时，上式结果为
cos(w0+wθ+nwct)cos(wct)+sin(w0+wθ+nwct)sin(wct)+j(sin(w0+wθ+nwct)cos(wct)cos(w0+wθ+nwct)sin(wct))。
6.根据权利要求5所述的无线通信中实现位同步数字化的方法，其特征在于，所述将每一路的输入信号在一个符号周期内分别与至少一个以上的本地通道的输入信号相乘的步骤具体包括
将所述正余弦幅度值、所述I路数据流以及所述Q路数据流输入至乘法器、裁减器、加法器以及减法器并进行运算；
将所述运算结果分别以调制电平的复数相乘实部、虚部输出。
7.一种在无线通信中实现位同步数字化的系统，其特征在于，所述系统包括
时钟控制模块，用于将晶振分频出位同步算法需要的多个时钟；
数据延迟模块，用于对输入数据进行延迟操作；
位同步频点发生模块，用于根据调制电平的对称性，将同步频点进行简化；
复数相乘模块，用于将输入的复数信号与所述位同步频点发生模块进行相乘。
累加模块，用于将相乘后的数据在数据周期内进行累加；
均值运算模块，用于将累加后的数据进行均值运算；
选择模块，用于将均值运算后的数据进行大小比较选择，并输出解码数据及相应的极值。
8.根据权利要求7所述的在无线通信中实现位同步数字化的系统，其特征在于，所述系统包括
并串转换模块，用于将需要进行均值运算的并行同步输入源转换成串行输入源；
串并转换模块，用于将进行均值运算后的串行同步输入源转换成并行输入源，并将该输入源输入至所述选择模块进行比较选择。
9.根据权利要求7或8所述的在无线通信中实现位同步数字化的系统，其特征在于，所述位同步频点模块具体包括
产生模块，用于产生正余弦幅度查询地址，读取存储单元的正余弦幅度值；
存储单元，用于存储调正余弦幅度值，并进行输出。
10.根据权利要求7或8所述的在无线通信中实现位同步数字化的系统，其特征在于，所述复数相乘模块具体包括乘法器、对输入数据位宽进行低位裁减的裁减器、加法器以及减法器。
全文摘要
本发明涉及一种在无线通信中实现位同步数字化的方法，所述方法包括下列步骤对输入的信号序列进行间隔延迟，该信号序列包括至少一路以上的输入信号；将每一路的输入信号在一个符号周期内分别与至少一个以上的本地通道的输入信号相乘，相乘后的输出值在符号周期内累加并求均值；将每一路输入信号的每一通道的所述均值的绝对值进行比较，并选取最大极值作为该路位同步极值数据输出；以及将每一路的所述位同步极值数据进行比较，选取极值最大的一路作为解码数据输出。由于本发明采用了便于数字化实现的、运算量较小的DMR位同步技术，提高了数据率达到减少资源占用的目的，并且减低了成本。
文档编号H04B1/707GK101197590SQ20061015732
公开日2008年6月11日 申请日期2006年12月4日 优先权日2006年12月4日
发明者超 马 申请人:深圳市好易通科技有限公司