专利名称：一种优化高速数据接口输出波形的电流分段电路的制作方法
技术领域：
本发明涉及高速差分信号传输领域，特别是能抑制信号过冲现象，并消除了拐 点的一种优化高速数据接口输出波形的电流分段电路。
背景技术：
随着科学技术的发展，在数据传送领域，传统的数据传输速率已经不满足需 要，几百Mb/s甚至几Gb/s的高速数据传输得到越来越广泛的应用。
高速数据传输对传输数据的有效性提出了挑战。传统的高速数据传输存在两大
技术问题信号过冲现象和上升/下降时间控制的难度。 一般的电流分段电路可以
解决这两个问题，但会不可避免地带来新的问题，即存在的拐点会影响数据恢复的 准确性。
传统的高速数据传输是基于RC充放电控制的原理来实现的，即通过RC分别控 制两路数据线的开关管栅极，对栅极进行充放电来控制高速数据的上升时间和下降 时间。这种技术受RC充放电原理所限，会造成数据上升和下降过程的过冲现象，并 且不容易控制上升时间和下降时间。
如图1所示，传统的RC充放电控制原理图， 一般实现是将输入连接一定阻值的 传输管，后接入作为控制开关的M0S管(S1和S2)的栅极，这样形成的RC结构响应 输入下降沿为栅极电压放电过程，响应输入上升沿为一个栅极电压充电过程。由于 RC结构的负指数特性，栅极电压的变化分为一个快过程和一个慢过程，在快过程 中，由于大电流充电，数据线(输出)被很快充至较高值，这样在慢过程中，开关管 将会一度抬升数据线电压值来满足控制信号的继续变化，这被解释为信号过冲现 象。同时，由于RC结构的负指数特性，数据上升/下降时间的控制将面临很大的困 难。
为了解决传统高速数据传输出现的问题，引入了电流分段结构，分段原理是 对RC变化较快的部分用小电流充电，对RC变化较缓部分用大电流充电，这样会抑 制信号过冲现象，并且使上升时间和下降时间容易控制。但是,一般的电流分段电 路由于电流的不连续，会在数据上升或下降过程中出现拐点，拐点的存在会极大地 影响数据恢复的准确性。
如图5所示，传统RC控制高速数据传输的输出和眼孔图样图，其中v(Sl)和v(S2) 为MOS开关管的栅极电压，从中可以看出RC充放电的负指数特性；v(dp)-v(dm)为 高速传输的差分数据，从中可以看出明显的信号过冲现象以及较短的上升/下降时 间，即使很大幅度的改变R或C的取值，上升/下降时间变化幅度依然很小。
如图6所示， 一般的电流分段结构的输出和眼孔图样图，图中v(Kl)、 v(K2)、 v(K3)、 v(K4)分别为四个PM0S开关管的栅极控制信号；v(dp)-v(dm)为高速传输的 差分数据，从中可以看出过冲现象受到很大地抑制，但上升/下降过程中存在明显 的拐点。
以差分数据的上升过程为例对拐点的产生作出如下解释v(Kl)开始下降时， v(Kl)和v(K3)变化迅速，这段时间内相当于指数上升的电流I1+I3流入DP线，差分 数据电压上升较快；在v(Kl)降到较低电压的一小段时间，v(K2)控制的电流12+14 还未流入DP线，RC充放电的负指数特性体现明显，导致对DP线的充电电流上升幅 度明显降低，差分数据电压上升很缓慢；v(K2)下降过程中，额外的指数上升的电 流从I2和I4流入DP线，抑制了I1和I3余下的负指数电流的影响。从上述解释中 不难看出， 一般的电流分段结构可以抑制信号过冲，但不可避免地会产生拐点。
因此目 前为止，没有一种高速有效的数据传输方式能实现既无信号过冲现象， 也没有拐点。
发明内容
本发明的目的是设计一种优化高速数据接口输出波形的电流分段电路，能通过 数据延时和电流控制延时的匹配，抑制信号过冲现象，并消除了拐点，确保了高速 数据传输更为有效。
为实现上述目的，本发明采用了以下技术方案
一种优化高速数据接口输出波形的电流分段电路，其特征在于采用四鬼流源 控制开关结构的电流分段电路对高速发射电流进行分段，控制高速传输数据的上升/ 下降时间，对分段电流控制信号的延迟时间和数据的延迟时间进行匹配。
所述四电流源控制开关结构的每个电流源均可以由多个电流源组成。 本发明采用的电流分段电路的四电流源控制开关结构中，其中K1、 K2、 K3、 K4 均为电流控制开关，II、 12、 13、 14为电流源，DP、DM为差分数据线。开关K1、K3 控制电流I1+I3流入DP线还是DM线，开关K2、 K4控制电流12+14流入DP线还是 DM线。
在高速数据发射时，通过四电流源控制开关结构的电流分段控制电路控制Kl、 K2、 K3、 K4的开关时序，开关时序把数据上升/下降过程分段，在各阶段，通过开 关控制产生不同的电流对数据线进行充电，有效地抑制了信号过冲；同时，由于对 分段电流控制信号的延迟时间和数据的延迟时间进行了匹配，电流不连续性被大大 削弱，因而避免了拐点的出现。
所述Il、 12、 13、 14为镜像电流源。
所述Il、 12、 13、 14的关系是:11=12=13=14。
所述四电流源控制开关结构对电流控制信号的处理包括数据延迟结构 data_delay和电流分段控制延迟结构current_control两部分；所述data—delay结 构采用快速响应输入下降沿的RS延迟模式，产生一对有效状态间有延迟且差分的延 迟信号，这对延迟信号通过RC产生一对交叠点下移(与传统RC充放电控制相比) 的栅极控制信号，如图7中的v(drive—A)和v(drive—C)所示；所述current—control 结构产生两组有延迟的电流控制信号，分别控制I1与I2和I3与I4,如图7中的 v(drive—A)与v(drive一B)和v(drive一C)与v(drive一D)。只要保证data—delay中的 串联反相器与current—control中的串联反相器匹配，就可以实现分段电流控制信 号的延迟时间和数据的延迟时间之间的匹配。
本发明的有益效果如下
本发明能通过数据延时和电流控制延时的匹配，抑制信号过冲现象，并消除了 拐点，确保了高速数据传输更为有效；特别适用于对输出波形要求较高的高速数据 传输领域，如USB。
图1是传统的RC充放电控制原理图
图2是本发明采用的电流分段电路原理图
图3是本发明采用的电流分段电路的电路结构示意图
图4是本发明电流控制信号的电路结构示意图
图5是传统RC控制高速数据传输的输出和眼孔图样图
图6是普通的电流分段结构的输出和眼孔图样图
图7是本发明的高速数据传输的输出和眼孔图样图
具体实施例方式
实施例l
如图2所示， 一种优化高速数据接口输出波形的电流分段电路，釆,四电流源 控制开关结构的电流分段电路对高速发射电流进行分段，控制高速传输数据的上升/ 下降时间，对分段电流控制信号的延迟时间和数据的延迟时间进行匹配，所述四电 流源控制开关结构包括电流源Il、 12、 13、 14，电流控制开关K1、 K2、 K3、 K4，所 述11+12=13+14，所述开关K1、 K3控制电流I1+I3流入DP线或者DM线，所述开关 K2、 K4控制电流I2+I4流入DP线或者DM线。
所述四电流源控制开关结构的每个电流源均可以由多个电流源组成。 本发明采用的电流分段电路的四电流源控制开关结构中，其中K1、 K2、 K3、 K4 均为电流控制开关，II、 12、 13、 14为电流源，DP、DM为差分数据线。开关K1、K3 控制电流I1+I3流入DP线还是DM线，开关K2、 K4控制电流12+14流入DP线还是 DM线。
在高速数据发射时，通过四电流源控制开关结构的电流分段控制电路控制Kl、 K2、 K3、 K4的开关时序，开关时序把数据上升/下降过程分段，在各阶段，通过开 关控制产生不同的电流对数据线进行充电，有效地抑制了信号过冲；同时，由于对 分段电流控制信号的延迟时间和数据的延迟时间进行了匹配，电流不连续性被大大 削弱，因而避免了拐点的出现。
所述Il、 12、 13、 14为镜像电流源。
所述Il、 12、 13、 14的关系是:11=12=13=14。
如图3所示，本发明采用的电流分段控制电路的具体电路中，开关用PMOS管实 现，Ml、 M2、 M3、 M4及其栅极控制信号构成四个电流控制开关K1、 K2、 K3、 K4;四 个电流源为cascode结构的镜像电流源，可近似为理想电流源，其关系满足 11+12=13+14， 一般11=12=13=14。
如图4所示，所述四电流源控制开关结构对电流控制信号的处理包括数据延迟 结构data_delay和电流分段控制延迟结构current—control两部分；所述 data—delay结构采用快速响应输入下降沿的RS延迟模式，产生一对有效状态间有延 迟且差分的延迟信号，这对延迟信号通过RC产生一对交叠点下移(与传统RC充放 电控制相比)的栅极控制信号，如图7中的v(drive—A)和v(drive—C)所示；所述 current_control结构产生两组有延迟的电流控制信号，分别控制II与12和13与 14，如图7中的v(drive—A)与v(drive—B)和v(drive—C)与v(drive—D)。.只要保证 data—delay中的串联反相器与current—control中的串联反相器匹配，就可以实现
分段电流控制信号的延迟时间和数据的延迟时间之间的匹配。
如图7所示，是采用本发明的高速数据传输的输出和眼孔图样图，其中v(drive —A)、 v(drive—B)、 v(drive—C)、 v(drive_D)分别为四个PM0S开关管的栅极控制信 号；v(dp)-v(dm)为高速传输的差分数据，从中可以看出过冲现象受到很大地抑 制，上升/下降过程中不存在拐点，高速数据传输具有质量较高的眼孔样图，它能 满足高速数据传输和恢复的准确性要求。
以差分数据上升过程为例，根据图7来说明本发明如何抑制信号过冲和消除拐 点现象v(drive一A)快速下降过程，其他控制信号无明显变化，指数上升的电流从 11和I3流入DP线，DM线电压保持不变，差分数据电压以指数形式上升约l/4峰 峰值；v(drive—A)缓慢下降过程，负指数上升的电流从II和13流入DP线，但此时 随着v(drive—B)快速下降和v(drivej:)快速上升，正指数上升的电流由12和14流 入DP线，在此阶段，差分数据电压以指数形式上升约l/2峰峰值；v(drive一B)缓 慢下降过程，v(drive一D)迅速上升，由正指数上升到负指数上升的电流流入DP线， 在此阶段，上升约l/4峰峰值，由于差分数据电压一直处于充至峰峰值的过程，因 此极大地抑制了信号过冲现象。如上所述，由于采用了数据延迟和电流分段控制延 迟的匹配，保证了在控制充电电流为负指数上升之时，延迟控制充电电流为指数上 升电流，这样，在一般电流分段电路中存在的拐点，在本发明中将不会存在。
所以，本发明在一般四电流源控制的电流分段电路基础上，增加了由RS延迟模 式构成的数据延迟结构，并且对分段电流控制信号的延迟时间和数据的延迟时间进 行了匹配，既达到了抑制信号过冲的效果，又避免了在高速数据信号的上升/下降 过程中出现拐点。实际测试中，采用本发明的高速传输数据具有相当好的眼孔图 样，进一步验证了本发明的目的。
权利要求
1、一种优化高速数据接口输出波形的电流分段电路，其特征在于采用四电流源控制开关结构的电流分段电路对高速发射电流进行分段，控制高速传输数据的上升/下降时间，对分段电流控制信号的延迟时间和数据的延迟时间进行匹配；所述四电流源控制开关结构包括电流源I1、I2、I3、I4，电流控制开关K1、K2、K3、K4；所述I1+I2＝I3+I4，所述开关K1、K3控制电流I1+I3流入DP线或者DM线，所述开关K2、K4控制电流I2+I4流入DP线或者DM线。
2、 根据权利要求l所述一种优化高速数据接口输出波形的电流分段电路，其特 征在于所述四电流源控制开关结构的每个电流源均由N个电流源组成，其中N^1。
3、 根据权利要求l所述一种优化高速数据接口输出波形的电流分段电路，其特 征在于当高速数据发射时，通过具有四电流源控制开关结构的电流分段控制电路 控制K1、 K2、 K3、 K4的开关时序，开关时序把数据上升/下降过程分段，在各阶 段，通过开关控制产生不同的电流对数据线进行充电，则抑制了信号过冲；同时， 由于对分段电流控制信号的延迟时间和数据的延迟时间进行了匹配，电流不连续性 被削弱，则避免了拐点。
4、 根据权利要求l所述一种优化高速数据接口输出波形的电流分段电路，其特 征在于所述Il、 12、 13、 14为镜像电流源。
5、 根据权利要求l所述一种优化高速数据接口输出波形的电流分段电路，其特 征在于所述Il、 12、 13、 14的关系是11=12=13=14。
6、 根据权利要求1所述一种优化高速数据接口输出波形的电流分段电路，其特征在于所述四电流源控制开关结构对电流控制信号的处理包括数据延迟结构data_delay和电流分段控制延迟结构current_control两部分；所述data—delay结 构采用快速响应输入下降沿的RS延迟模式，产生一对有效状态间有延迟且差分的延 迟信号，这对延迟信号通过RC产生一对交叠点下移的栅极控制信号；所述 current—control结构产生两组有延迟的电流控制信号，分别控制II与12和13与 14。
7、 根据权利要求6所述一种优化高速数据接口输出波形的电流分段电路，其特 征在于:所述data_delay中的串联反相器与current—control中的串联反相器匹配。
全文摘要
本发明公开了一种优化高速数据接口输出波形的电流分段电路，其特征在于采用四电流源控制开关结构的电流分段电路对高速发射电流进行分段，控制高速传输数据的上升/下降时间，对分段电流控制信号的延迟时间和数据的延迟时间进行匹配，所述四电流源控制开关结构包括电流源I1、I2、I3、I4，电流控制开关K1、K2、K3、K4，所述I1+I2＝I3+I4，所述开关K1、K3控制电流I1+I3流入DP线或者DM线，开关K2、K4控制电流I2+I4流入DP线或者DM线；本发明通过数据延时和电流控制延时的匹配，抑制信号过冲现象，消除拐点，确保了高速数据传输更为有效；特别适用于对输出波形要求较高的高速数据传输领域，如USB。
文档编号H04B14/02GK101388865SQ20081004640
公开日2009年3月18日 申请日期2008年10月29日 优先权日2008年10月29日
发明者飞 叶, 朱国军, 郭向阳 申请人:四川登巅微电子有限公司