专利名称：一种数据处理的方法、通信装置和系统的制作方法
技术领域：
本发明涉及通信技术领域，尤其涉及一种数据处理的方法、装置及系统。
背景技术：
CRC(Cyclic Redundancy Codes，循环冗余编码)是一种常用的冗余编码，通常在 二进制通信系统中被用作差错检测。用称为生成多项式的常数去除待检测的数据流的二进 制数，商数被放弃，余数即为CRC校验码。现详细说明生成r位CRC校验码的算法首先，将待传输信息数据流的包/帧看作一个多项式，例如将比特串k = VA-Ai b3b2b1 解释成多项式 P(x) :P(x) = bk_1xk-1+bk_2xk-2+bk_3xk-3+. +b3x3+b2x2+b1x1+ b0x° ；用Xn_k*P(X) = xr P(x)得到的积来除以预先约定的生成多项式G(x)，得到一个 r位的余式r (x)，其最高项的次数为r-1。这个余式所代表的比特串就是k位信息码的CRC 校验码。其中，n-k = r。在二进制计算中，除法即进行模2运算(又称异或运算)。在通过同步电路实现CRC校验码计算过程中，将一个时钟周期称作一拍，当前时 钟周期称作当拍。现有技术在生成CRC校验码的过程中，当拍CRC运算与前一拍反馈的CRC 余数进行异或运算，得到新的CRC余数。发明人在实现本发明的过程中，发现现有技术中至少存在如下问题当输入数据流较大时，无法满足高速电路的CRC要求。
发明内容
本发明的实施例提供了 一种数据处理方法及通信装置，从而可以降低组合逻辑级 数，能够实现在高速电路中获得CRC校验码。本发明的目的是通过以下技术方案实现的一种数据处理的方法，包括将接收到的m位信息数据流平均分为n组；将每组信息数据流并行输入对应的n组组合逻辑电路，利用所述组合逻辑电路对 每组信息数据流根据对应的转换系数进行转换；对获得的n组转换结果进行异或处理；将获得的异或处理结果与反馈数据进行异或，获得所述m位信息数据流的循环冗 余编码CRC校验码；将获得的CRC校验码附加在所述m位信息数据流后，发送出去。一种通信装置，用于进行数据处理，包括数据分组模块，用于将接收到的m位信息数据流平均分为n组；第一数据处理模块，用于将所述数据分组模块输出的每组信息数据流并行输入， 对每组信息数据流根据对应的转换系数进行转换，并对获得的n组转换结果进行异或处 理；
第二数据处理模块，用于将第一数据处理模块获得的异或处理结果与反馈数据进 行异或，获得所述m位信息数据流的循环冗余编码CRC校验码；数据发送模块，用于将获得的CRC校验码附加在所述m位信息数据流后，发送出去。一种通信系统，用于进行数据处理，包括至少两个相互连接的路由器，所述路由器为如权利要求6 10所述的通信装置。一种通信系统，用于进行数据处理，包括光线路终端0LT，光分配网络0DN，和光线路单元0NU/光线路终端0NT，其中，所述 0LT通过0DN与至少两个0NU/0NT相连；所述0LT、0NU/0NT为如权利要求6 10所述的通
I H农且。由上述本发明的实施例提供的技术方案可以看出，本发明实施例中，由于将较大 的输入的待传输信息数据流的数据均分为若干组数据，且仅在最后一级运算处理过程中进 行反馈运算，因此大幅降低了 CRC校验码生成过程中的组合逻辑级数，降低了电路复杂度 以及对硬件的要求，提高了 CRC校验码生成的速度，使得电路可以在高速情形下实现。
图1为本发明实施例提供的一种处理过程示意图；图2为本发明应用实施例一提供的处理过程示意图；图3为本发明应用实施例二提供的处理过程示意图；图4为本发明实施例提供的装置结构示意图；图5为本发明实施例提供的装置结构示意图；图6为本发明实施例提供的一种系统结构示意图；图7为本发明实施例提供的另一种系统结构示意图。
具体实施例方式为便于对本发明实施例的理解，申请人首先对本发明实施例中需要用到的公式， 及其推导过程进行详细说明。假设待传输的信息数据流的前k位的数据为‘ bp b2，......，bk_2，b^，第k+1位
数据为bk。其中，信息数据流可以是二进制通信系统中需要利用CRC校验码进行差错检验 的任何信息数据流。例如，在无源光网络中的需要传输的光信号数据；在承载网中路由器接 收到的需要传送的P0S或以太网数据，等等。则前k 个 bit (比特)对应的多项式为Dk (x) = box^+bi -xk"2+......+bk_2 xi+bk-i
x°；前k+1个bit对应的多项式为Dk+1(x) = box'+bi ......+bk_2 -x'+b^! -x'+b, -x
0;显然，Dk+1(x) = x Dk (x) +bk x°。r 阶的标准 CRC 生成多项式为:P (x) = xr+pr_! xr^+pr_2 xr_2+.....+Pl ？+p。
x°假设前k位数据CRC校验码的计算结果为C(x) = xH+Cn ......-x
1 , 0 +c0 X
有
根据计算CRC的定义，xr Dk(x)-C(x)除以P(x)的余数为0。假设商为Q(x)，则
xr Dk(x) = P(x) Q(x) +C(x)
因此，前k+1位数据计算r位CRC校验码的过程为
xr.Dk+1(x) =xr'[x'Dk(x)+bk'x°] =x.xr.Dk(x)+xr.bk = x.P(x) .Q(x)+x.C(x) +xr bk
=x P(x) Q(x) + [(cr_1+bk) xr+cr_2 xr_1+......+c0 x]
对于模2运算而言，加法和减法是一样的，因此，其中的
(Cn+bk) xr+cr_2 xr_1+.
+c0 x
=(c^+b,) ‘ P(x) + [cr_2+(cr_1+bk) ‘ pr_J ‘ xr_1+[cr_3+(cr_1+bk) ‘ pr_2] ‘
+......+(0,-!+^) Po X0
因此，前k+1位数据CRC校验位的计算结果为
F(x) = [cr_2+ (cr_!+bk) .Pr-J xri+[cr_3+(cr_1+bk) .pr_2] .X广2+......+ (cr-!+bk) .p0.x即
Hh 4(当/>0) ，i =(1,2,......r-1)
或者写成
fo =0 c；0+0 Ci+……+0 c,一3+0 Cr-2+P0 Cr-!+P,3 bk
fl =1 c；0+0'Ci+……+0 c,一3+0 。r-2+Pl Cr_!+P1 bk
f2 =0 c=0+1'Ci+……+0 c,一3+0 cr_2+P2 Cr-!+P:2 bk
fi =0 c；0+0'Ci+……+1 C-L-l.+0 cr_3+0 ' Cr_,:+Pi-i
fr-, = 0 C0+l Ci+......+0 Cr_3+1 Cr_2+Pr_! C^i+P^! bk
将上述fQ 的等式写成行列式F = H * C+P * bk 当、=0时，？ = 11*(，则
0,-2 0,-3
o, on H = 写成矩阵形式为
Pr-X Pr—1
Pi Pi P0
设当拍输入数据的CRC校验码为NewCRC，前一拍输入数据的CRC校验码为 OldCRC，则根据上述推导可知，输入数据位宽为1的CRC校验码计算公式的矩阵形式为NewCRCl = (H*01dCRC) + (P*data0)，dataO 为数据流的第一位数据；输入数据位宽为2的CRC计算公式的矩阵形式为NewCRC2 = (H*NewCRCl)+(P*datal) = (H2*01dCRC)+(H*P*dataO)+(P*datal)同理推算，输入数据位宽为m的CRC校验码计算公式的矩阵形式为NewCRCl = (Hm*01dCRC) + (Hm_1*P*dataO) + (HnT2*P*datal) +...+ (H氺 P 氺 data (m_2)) + (P 氺 data (m_l))= (Hm*01dCRC) + [Hm_1*P, Hm_2*P, ...，H*P，P]*Dm其中，列向量 Dm = [dataO，datal，...，data (m_2)，data (m_l)]令Xm = [Hm、P，H『2*P，...，H*P，P]贝ljNewCRCm= (Hm*01dCRC) + (Xm*Dm)其中，P向量为预先规定的CRC算子向量，在实际应用过程中，通常使用生成 多项式进行生成CRC校验码的运算，根据上述推导可知，P向量为生成多项式去除最 高位的取值。例如，标准CRC24的生成多项式为(015689111517202124)，则向量P = (110001101101000101001100)。根据上述公式推导可知，Xm与OldCRC无关，且H矩阵为常数矩阵，因此(Xm*Dm)不 需要前级反馈。当输入数据位宽较大时，则可以将输入的m位数据均分为n组，以256位数 据位宽为例，如将256位数据分为4组，每64位数据一组，则NewCRC64 = (H64*01dCRC) + (X64*D64)NewCRC256 = (H256*01dCRC) + (H192*X64*D64_0) + (H128*X64*D64_1) +(H64*X64*D64_2) + (X64*D64_3)其中，D64_0、D64_l、D64_2 和 D64_3 为拆分后得 到的4组数据。上述推导得出的NewCRC256计算结果与根据CRC校验码原理推导出的NewCRC256 计算结果相同。因此，在输入数据位宽较大时，可将数据进行拆分，通过组合逻辑电路实现 (Xm女Dm)的计算，仅在最后一级进行反馈计算(Hm女OldCRC)。在获得当拍CRC校验码后，将该CRC校验码附在待传输的信息数据流之后，传送给下一个路由器，或者对应的OLT，0NU寸。下面将依据上述推导得出的公式描述本发明实施例提供的数据处理方法，该方法 包括将接收到的m位信息数据流平均分为n组；将每组信息数据流并行输入对应的n组组 合逻辑电路，利用所述组合逻辑电路对每组信息数据流根据对应的转换系数进行转换；对 获得的n组转换结果进行异或处理；将获得的异或处理结果与反馈数据进行异或，获得所 述m位信息数据流的循环冗余编码CRC校验码；将获得的CRC校验码附加在所述m位信息 数据流后，发送出去。所述每组信息数据流对应的转换系数是根据CRC算子向量和分组的数据位宽 m/n确定转换系数确定的，每组信息数据流分别对应一个转换系数。且所述转换系数为
(i-l)-mw 1W 2
H^7^P, -,H P,P] 0上述本发明实施例中获得m位信息数据流的r位CRC校验码的实现过程如图1所 示，具体包括如下操作1、将输入的m位信息数据流平均分为n组，其中n为整数，典型取值可以为4、8、16 等，所述m的典型取值可以是128位、256位、512位输入数据等等；2、将每组信息数据流并行输入n组组合逻辑电路，分别与相应的转换系数
()-l)-mm ,m 、
.P，/^ .卩…，丑.卩卩进行相乘，并将得到的n个计算结果进行异或运 算，即步骤 2 计算(H192*X64*D64_0) + (H128*X64*D64_l) + (He4*X64*D64_2) + (X64*D64_ 3)。其中，i表示第i组信息数据流，且i = (1，2，3，...n)，即第1组信息数据流对
应的计算公式为阳^^^义…，孖^，第i组信息数据流对应的计算公式为
(i-l)-mm Jm 之3、将得到的异或运算结果与反馈数据进行异或运算，生成所述输入的m位数据的 CRC校验码，即计算(H256*01dCRC)。该反馈数据是上一个时钟周期的m位信息数据流的CRC 校验码与Hm的乘积。将所述生成的本次输入的m位信息数据流的CRC校验码与Hm相乘后 得到计算下一个时钟周期的m位信息数据流的校验码的反馈数据。由于每一拍，即每个时钟周期，均输入m位信息数据流，因此所述的上一个时钟周 期的m位信息数据流即为前一拍输入的m位信息数据流；所述本次输入的m位信息数据流 即为当拍输入的m位数据；所述下一个时钟周期的m位信息数据流即为下一拍输入的m位 信息数据流。本发明实施例中，n组信息数据流在分组与转换系数运算过程中，不需当拍反馈中 间结果，各组计算过程独立，组合逻辑级数减少降低了局部复杂度。另外，可以在每组组合 逻辑电路中的相同位置一组或多组插入寄存器，以实现流水设计，其能够保证每组组合逻 辑电路的时钟同步，保证电路时序的对齐，并且提高组合逻辑电路的工作时钟频率，以保证 在规定的时间完成CRC校验码运算。寄存器的插入位置具体可以在组合逻辑电路中的各个 运算环节实现。通过插入寄存器，减少两级寄存器之间的组合逻辑级数，提高电路的工作 时钟频率，以提高性能。本实施例中提及的组合逻辑模块或组合逻辑电路可以利用现场可 编程门阵列 FPGA (Field-Programmable Gate Array)或专用集成电路 ASIC (Application
8Specific Integrated Circuit)等硬件电路实现。通过上述矩阵变换以及CRC计算原理的推导可知，在计算超位宽数据的CRC校验 码时，可将连续数据分割为较小的数据单位，并行计算处理后，与反馈矩阵运算生成CRC校 验码，有效降低了电路实现复杂度，且可实现高速电路运行。下面将对本发明实施例在实际应用过程中的具体实现方式进行详细的说明。应用实施例一以输入数据位宽为256位的CRC校验码的计算，将当拍输入的256位数据平均分 为4组为例，本发明应用实施例一的具体实施方式
如图2所示，包括11、将输入的256位数据平均分为4组，每64位数据一组；12、将所述4组数据分别输入4个组合逻辑模块，每个组合逻辑模块对应一个运算
(i-l)mm ^/n 二^^
公式.p,H—「P, --,H-P,P],其中，i = 1、2、3、4 ；13、组合逻辑模块将输入的数据与对应的运算公式进行乘法运算，得到4个运算 结果，这四个运算结果分别对应上述推导公式中的(H192*X64*D64_0)、(H128*X64*D64_1)、 (H64*X64*D64_2)和(X64*D64_3)；图2中示出的X64算子表示每组数据分别对应的算子(X64*D64_0)、 (X64*D64_1)、 (X64*D64_2)和(D64_3)；14、将4个运算模块得到的运算结果进行异或运算，得到的异或运算结果即上述 推导公式中的(X256*D256)；15、将异或运算结果与输入的反馈数据进行异或运算，最终得到输入的256位数 据的CRC校验码，所述的反馈数据是前一拍输入的256位数据的CRC校验码与H256的乘积；16、将所述生成的当拍输入的256位数据的CRC校验码发送到反馈通道，以便与Hm 相乘后得到计算下一拍输入的256位数据的CRC校验码的反馈数据。上述处理过程中，在步骤13中各个运算过程中可以插入寄存器，用来提高组合逻 辑模块的工作时钟频率。通过在各组组合逻辑模块相同的位置中插入寄存器，使得各组组 合逻辑模块的时序对齐，保证电路的同步运行，而且减少两级寄存器之间的组合逻辑级数， 以提高性能。本发明应用实施例一在硬件上具体可通过不同计算功能的现场可编程门阵列 FPGA或专用集成电路ASIC等硬件电路实现。上述本发明应用实施例一中，由于在进行CRC运算过程中，并行输入、处理分组数 据，输入的数据位宽减小，因此进一步加快了 CRC校验码的运算速度，进而提高了电路运行 速度。应用实施例二以输入数据位宽m为256位的CRC24校验码的计算，将当拍输入的256位数据平 均分为n = 4组为例，本发明实施例的具体实施方式
如图3所示，包括21、将输入的256位数据平均分为4组，每64位数据一组；22、将每组64位数据并行分别与X64算子相乘，得到4组24位数据；其中，X64算子与实施例一、附图2中的X64算子相同，为每组数据分别对应的算 子(X64*D64_0)、(X64*D64_1)、(X64*D64_2)和(D64_3)；33、将得到的4组24位数据分别与H192、H126、H64、H°相乘，得到4组新的24位数
9据；24、将步骤23中得到的4组数据进行异或运算，得到一组24位数据；25、将步骤 24 中得到的 24 位数据(H192*X64*D64_0) + (H128*X64*D64_1) + (H64*X6 4*D64_2) + (X64*D64_3)与反馈数据进行异或运算，最终生成输入的256位数据的CRC24 校验码，其中，所述的反馈数据是前一拍输入的256位数据的CRC24校验码与H256的乘积 (H256*01dCRC)，初始的反馈数据为全零项；26、将所述生成的当拍输入的256位数据的CRC24校验码发送到反馈通道，以便与 Hm相乘后得到计算下一拍输入的256位数据的CRC24校验码的反馈数据。上述处理过程中，在步骤22、2324之间可以插入寄存器，用来提高组合逻辑模块 的工作时钟频率。通过在各组组合逻辑模块相同的位置中插入寄存器，可以保证各组组合 逻辑模块的时序对齐，保证电路的同步运行，而且减少两级寄存器之间的组合逻辑级数，提 高组合逻辑模块的工作时钟频率，以提高性能。本发明应用实施例二在硬件上具体可通过不同计算功能的现场可编程门阵列 FPGA或专用集成电路ASIC等硬件电路实现。本发明应用实施例二提供的技术方案中，由于将超位宽数据拆分成若干组较小 位宽的数据，因此电路实现过程中组合逻辑级数较之现有技术的实现过程大幅降低；分组 进行与特定转换系统的运算，降低了硬件实现难度，提高了处理速度；另外，由于分组进行 CRC校验码运算过程中，仅在最后一级进行反馈运算，因此可实现高速电路。经验证，在 XC5V220T-C2器件上实现，整体设计可达到200MHz同步时钟频率，并实现40Gbps P0S帧的 线速CRC24运算，使得资源占用更加合理。实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前 述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实 施例的步骤；而前述的存储介质包括R0M、RAM、磁碟或者光盘等各种可以存储程序代码的 介质。本发明实施例还提供一种通信装置，用于进行数据处理，其结构如图4所示，具体 实现结构可以包括数据分组模块401，用于将接收的m位信息数据流平均分为n组，例如 128位、256位、512位输入数据等等；n为大于1的正整数；第一数据处理模块402，用于将所述数据分组模块401输出的每组信息数据流并 行输入，对每组信息数据流根据对应的转换系数进行转换，并对获得的n组转换结果进行 异或处理；第二数据处理模块403，用于将第一数据处理模块402获得的异或处理结果与反 馈数据进行异或，获得所述m位信息数据流的循环冗余编码CRC校验码；数据发送模块404，用于将获得的CRC校验码附加在所述m位信息数据流后，发送出去。所述每组信息数据流对应的转换系数是根据CRC算子向量和分组的数据位宽m/n 确定转换系数确定的，该转换系数为‘守.⑥.p,Hni-2 .p,...,H.p,p、,其中，h为矩
10阵，且
p为预先规定的r维CRC算子向量，i表示第i组数
据，且 i = (1，2, 3,…n)。所述反馈数据是前一个时钟周期的m位信息数据流的CRC校验码与Hm的乘积。本发明实施例提供的装置还包括反馈数据输出模块405，用于获取第二数据处理 模块403生成的m位信息数据流的CRC校验码，将所述CRC校验码与If相乘得到的数据输 出作为下一个时钟周期的CRC校验码的反馈数据。上述本发明实施例提供的装置中，所述的第一数据处理模块402和第二数据处理 模块403具体可以通过组合逻辑电路实现，例如，所述第一数据处理模块402可以由若干个 不同计算功能的组合逻辑组成，以便对输入数据进行相应的计算。本发明实施例中，所述第 一数据处理模块402还包括寄存器模块，用来提高组合逻辑模块的工作时钟频率。该寄存 器模块具体设置在第一数据处理模块402中各个计算功能的组合逻辑之间。通过插入寄存 器，保证电路时序的对齐，实现电路同步，减少两级寄存器之间的组合逻辑级数，提高电路 的工作时钟频率，以提高性能。上述本发明实施例提供的装置中，所述第一数据处理模块402包括n个数据处理 子模块，所述n个数据处理子模块分别对输入的n组m/n位数据进行计算，即每个数据处理
(i~\)-mni ,m 、
子模块对应一个运算公式.[^T1 丑.户，…，丑^],分别将n组数据输入对应的
n个运算模块进行计算，得到n个运算结果。图5所示的是所述第一数据处理模块402的一 个具体实现结构，其中包括n个数据处理子模块，在所述n个数据处理子模块中相同的位置 处通过插入寄存器保证电路时序的对齐，实现电路同步，减少两级寄存器之间的组合逻辑 级数，提高电路的工作时钟频率，以提高性能。本发明实施例提供的装置典型的可以是路由器，路由器高速接口上的数据处理 卡；也可以是光网络中的光线路终端0LT或光线路单元0NU/光线路终端0NT ；还可以是进 行高速数据传送的其他网络设备。本发明实施例提供的生成CRC校验码的装置中，由于将超位宽数据拆分成若干组 较小位宽的数据，因此该装置较之现有技术生成CRC校验码的速度更快；另外，由于分组进 行CRC校验码运算过程中，仅在最后一级进行反馈运算，因此可实现高速电路中生成CRC校 验码。经验证，在XC5V220T-C2器件上实现，整体设计可达到200MHz同步时钟频率，并实现 40Gbps P0S帧的线速CRC24运算，使得资源占用更加合理。因此本实施例揭示的装置能够 节约装置内部的硬件资源，实现数据高速率传送，降低成本。本发明实施例还提供一种通信系统，用于进行数据处理，该系统包含以上装置实 施例中揭示的装置，在该通信系统中实现10G以上，如40G/100G的数据处理速率。附图6所示为一个路由器组成的通信系统实施例该通信系统包括至少两个相 互通信的路由器(图6所示的601 606)，路由器之间进行高速数据传送，数据速率为10Gbit/s以上，如40G/100G。该路由器具体参考以上装置实施例的说明。如图7所示为一个无源光网络的系统实施例，该通信系统为典型无源光网络P0N 连接，光线路终端0LT通过光分配网络0DN与至少两个光线路单元0NU/光线路终端0NT相 连。其中，所述的0LT、0NU/0NT为以上装置实施例所揭示的装置。以上所述，仅为本发明较佳的具体实施方式
，但本发明的保护范围并不局限于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换， 都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围 为准。
权利要求
一种数据处理的方法，其特征在于，包括将接收到的m位信息数据流平均分为n组；将每组信息数据流并行输入对应的n组组合逻辑电路，利用所述组合逻辑电路对每组信息数据流根据对应的转换系数进行转换；对获得的n组转换结果进行异或处理；将获得的异或处理结果与反馈数据进行异或，获得所述m位信息数据流的循环冗余编码CRC校验码；将获得的CRC校验码附加在所述m位信息数据流后，发送出去。
2.根据权利要求1所述的方法，其特征在于，根据CRC算子向量和 分组后信息数据流的位宽m/n确定每组信息数据流对应的转换系数，为其中，H为矩阵，且 P为预先规定的r维CRC算子向量，i 表示第i组信息数据流。
3.根据权利要求2所述的方法，其特征在于，所述反馈数据是上 息数据流的CRC校验码与Hm的乘积。
4.根据权利要求1 3任意一项所述的方法，其特征在于，还包括在每组组合逻辑电路 中的相同位置一组或多组插入寄存器，以提高组合逻辑电路的工作时钟频率。
5.一种通信装置，用于进行数据处理，其特征在于，包括 数据分组模块，用于将接收到的m位信息数据流平均分为n组；第一数据处理模块，用于将所述数据分组模块输出的每组信息数据流并行输入，对每 组信息数据流根据对应的转换系数进行转换，并对获得的n组转换结果进行异或处理；第二数据处理模块，用于将第一数据处理模块获得的异或处理结果与反馈数据进行异 或，获得所述m位信息数据流的循环冗余编码CRC校验码；数据发送模块，用于将获得的CRC校验码附加在所述m位信息数据流后，发送出去。
6.根据权利要求5所述的通信装置，其特征在于，所述每组信息数据流对应 的转换系数是根据CRC算子向量和分组的数据位宽m/n确定的，且该转换系数为其中，H为矩阵，且 为预先规定的r维CRC算子向量，i表示第i组信息数据流，且i = (1，2，3，. . . n)。
7.根据权利要求6所述的通信装置，其特征在于，所述反馈数据是前一个时钟周期的m 位信息数据流的CRC校验码与Hm的乘积。
8.根据权利要求5所述的通信装置，其特征在于，该装置还包括反馈数据输出模块，用 于获取第二数据处理模块生成的m位信息数据流的CRC校验码，将所述CRC校验码与If相 乘得到的数据作为下一个时钟周期的CRC校验码的反馈数据。
9.根据权利要求5 8任意一项所述的通信装置，其特征在于，所述第一数据处理模块 中还包括寄存器，用于实现流水线设计，以提高第一数据处理模块的工作时钟频率。
10.根据权利要求9所述的通信装置，其特征在于，所述装置为路由器。
11.根据权利要求9所述的通信装置，其特征在于，所述装置为光线路终端0LT，或光线 路单元0NU，或光线路终端0NT。
12.一种通信系统，用于进行数据处理，其特征在于，包括至少两个相互连接的路由器，所述路由器为如权利要求5 9所述的通信装置。
13.—种通信系统，用于进行数据处理，其特征在于，包括光线路终端0LT，光分配网络0DN，和光线路单元0NU/光线路终端0NT，其中，所述0LT 通过0DN与至少两个0NU/0NT相连；所述OLT、0NU/0NT为如权利要求5 9所述的通信装置。
全文摘要
一种数据处理的方法，具体包括将接收到的m位信息数据流平均分为n组；将每组信息数据流并行输入对应的n组组合逻辑电路，利用所述组合逻辑电路对每组信息数据流根据对应的转换系数进行转换；对获得的n组转换结果进行异或处理；将获得的异或处理结果与反馈数据进行异或，获得所述m位信息数据流的CRC校验码；将获得的CRC校验码附加在所述m位信息数据流后，发送出去。本发明实施例还提供了一种通信装置和系统，用于进行数据处理。由于将较大输入数据均分为若干组数据，且仅在最后一级运算过程中进行反馈运算，因此大幅降低了CRC校验码生成过程中的组合逻辑级数，提高了生成CRC校验码的速度，使得电路可以在高速情形下实现。
文档编号H04L1/00GK101854222SQ20091008105
公开日2010年10月6日 申请日期2009年3月31日 优先权日2009年3月31日
发明者张恒, 张晋, 陈武茂 申请人:华为技术有限公司