Fsk解调装置的制作方法

专利名称：Fsk解调装置的制作方法
技术领域：
本发明涉及互补金属氧化物半导体(Complementary Metal OxideSemiconductor,以下简称COMQ电路设计技术领域，特别涉及一种频移键控 (Frequency Shift Keying，以下简称 FSK)解调装置。
背景技术：
在现代通信系统中，FSK是一种应用广泛的调制方式，具有实现简单、功耗低、传输 距离远等优点。对于FSK解调方案，现有技术一采用锁相环进行解调，例如，采用双反馈锁相环的 方法来获取高精度和大的调谐范围。但结构复杂，功耗大、成本高。现有技术二采用双路 混频的方法进行解调，但没有给出电阻-电容(Resistor-Capacitor，以下简称RC)时间常 数的校正方法，而且数据判决部分结构复杂，功耗较大。现有技术三采用基于延迟锁定环 (Delay-Locked Loop，以下简称DLL)的解调器，同样具有结构复杂的缺点。现有技术四采 用过零比较器的方法进行解调，后续的直流偏移消除电路过于复杂。现有技术五采用离散 时间的解调方案，不需要专门设计直流偏移抵消电路，但时序复杂，成本高，可靠性差。针对 数据判决电路，现有技术六采用Gm-C微分器和迟滞比较器组合的方法来消除直流偏移，但 Gm-C微分器设计困难，调谐难以实现，成本高。

发明内容
(一 )要解决的技术问题本发明要解决的技术问题是提供一种FSK调解器，以解决现有FSK解调器结构复 杂，功耗大，成本高等缺陷。( 二 )技术方案为此，本发明提供的一种FSK解调装置，包括有源RC结构的解调器，所述解调器的正交差分输入端与所述FSK解调装置的正交 差分输入端相连接，所述解调器的偏置电压输入端与FSK解调装置的第一偏置电压输入端 相连接；有源RC结构的低通滤波器，所述低通滤波器的差分输入端与所述解调器的差分 输出端相连接；微分器，所述微分器的差分输入端与所述低通滤波器的差分输出端相连接；迟滞比较器，所述迟滞比较器的差分输入端与所述微分器的差分输出端相连接， 所述迟滞比较器的偏置电压输入端与所述FSK解调装置的第二偏置电压输入端相连接，所 述迟滞比较器的输出端与所述FSK解调装置的输出端相连接。其中，所述解调器包括两个微分乘法器，第一微分乘法器的I路同相输入端、第二微分乘法器的Q路同相输入端与所述解调器的I路同相输入端相连接，所述第一微分乘法器的Q路同相输入端、第 二微分乘法器的I路反相输入端与所述解调器的Q路同相输入端相连接，所述第一微分乘 法器的I路反相输入端、第二微分乘法器的Q路反相输入端与所述解调器的I路反相输入 端相连接，所述第一微分乘法器的Q路反相输入端、第二微分乘法器的I路同相输入端与所 述解调器的Q路反相输入端相连接；所述第一微分乘法器的同相输出端、第二微分乘法器 的同相输出端与所述解调器的同相输出端相连接，所述第一微分乘法器的反相输出端、第 二微分乘法器的反相输出端与所述解调器的反相输出端相连接，所述第一微分乘法器的控 制字输入端、第二微分乘法器的控制字输入端与所述解调器的控制字输入端相连接；负载电路，所述负载电路的双向端口的同相端与所述解调器的同相输出端相连 接，所述负载电路的双向端口的反相端与所述解调器的反相输出端相连接；所述负载电路 的偏置电压输入端、第一微分乘法器的偏置电压输入端、第二微分乘法器的偏置电压输入 端与所述解调器的偏置电压输入端相连接。所述微分乘法器包括八个PMOS管，第一 PMOS管的源极、第二 PMOS管的源极与电源相连接，所述第一 PMOS管的栅极与第三PMOS管的栅极相连接，所述第二 PMOS管的栅极与第四PMOS管的栅极 相连接，所述第三PMOS管的源极、第四PMOS管的源极与电源相连接，第五PMOS管的源极、 第六PMOS管的源极与所述第三PMOS管的漏极相连接，第七PMOS管的源极、第八PMOS管的 源极与所述第四PMOS管的漏极相连接，所述第五PMOS管的栅极、第八PMOS管的栅极与所 述微分乘法器的Q路同相输入端相连接，所述第六PMOS管的栅极、第七PMOS管的栅极与所 述微分乘法器的I路反相输入端相连接，所述第六PMOS管的漏极、第八PMOS管的漏极与所 述微分乘法器的同相输出端相连接，所述第五PMOS管的漏极、第七PMOS管的漏极与所述微 分乘法器的反相输出端相连接；两个NMOS管，第一 NMOS管的漏极与所述第一 PMOS管的漏极相连接，所述第一 NMOS管的源极接地，第二 NMOS管的漏极与所述第二 PMOS管的漏极相连接，所述第二 NMOS 管的源极接地，所述第一 NMOS管的栅极、第二 NMOS管的栅极与所述微分乘法器的偏置电压 输入端相连接；两个数控可变电容阵列，第一数控可变电容阵列连接所述微分乘法器的I路同相 输入端和第一 PMOS管的漏极，第二数控可变电容阵列连接所述微分乘法器的Q路反相输入 端和第二 PMOS管的漏极，所述第一数控可变电容阵列的控制字输入端、第二数控可变电容 阵列的控制字输入端与微分乘法器的控制字输入端相连接；两个电阻阵列，第一电阻阵列连接所述微分乘法器的Q路同相输入端和第一 PMOS 管的漏极，第二电阻阵列连接所述微分乘法器的I路反相输入端和第二 PMOS管的漏极；一个运算放大器，所述运算放大器的反相输入端与第一 PMOS管的漏极相连接，所 述运算放大器的同相输入端与第二 PMOS管的漏极相连接，所述运算放大器的同相输出端 与第一 PMOS管的栅极相连接，所述运算放大器的反相输出端与第二 PMOS管的栅极相连接。所述负载电路包括四个PMOS管，第一 PMOS管的源极与第二 PMOS管的源极相连，第三PMOS管的漏极 连接到所述第一 PMOS管的源极，所述第三PMOS管的源极接电源，第四PMOS管的栅极连接 到所述第三PMOS管的栅极，所述第四PMOS管的栅极和第四PMOS管的漏极相连，所述第四PMOS管的源极接电源。七个NMOS管，第一 NMOS管的栅极和漏极相连后，连接到所述第一 PMOS管的漏极， 第二 NMOS管的栅极和漏极相连后，连接到所述第二 PMOS管的漏极，第三NMOS管的漏极连 接到所述第四PMOS管的漏极，第四NMOS管的漏极与第五NMOS管的漏极相连后，连接到所 述负载电路双向端口的反相端，第六NMOS管的漏极与第七NMOS管的漏极相连后，连接到所 述负载电路双向端口的同相端，第四NMOS管的栅极和第七NMOS管的栅极相连后，连接到第 二 NMOS管的栅极，第三NMOS管的栅极、第五NMOS管的栅极和第六NMOS管的栅极相连后，连 接到所述负载电路的偏置电压输入端；第一 NMOS管的源极、第二 NMOS管的源极、第三NMOS 管的源极、第四NMOS管的源极、第五NMOS管的源极、第六NMOS管的源极和第七NMOS管的 源极相连后接地；四个电阻，第一电阻连接所述第二 PMOS管的栅极和电源，第二电阻连接所述第二 PMOS管的栅极和地，第三电阻连接所述第一 PMOS管的栅极和负载电路的双向端口的反相 端，第四电阻连接所述第一 PMOS管的栅极和负载电路的双向端口的同相端。所述低通滤波器包括三个运算放大器和十四个电阻阵列，第一运算放大器的反相输入端与所述低通滤 波器的同输入端通过第一电阻阵列相连接，所述第一运算放大器的同相输入端与所述低通 滤波器的反相输入端通过第二电阻阵列相连接；第二运算放大器的反相输入端与所述第一 运算放大器的同相输出端通过第五电阻阵列相连接，所述第二运算放大器的同相输入端与 所述第一运算放大器的反相输出端通过第六电阻阵列相连接；第三运算放大器的反相输入 端通过第九电阻阵列与所述第二运算放大器的同输出端相连接，所述第三运算放大器的同 相输入端通过第十电阻阵列与所述第二运算放大器的反相输出端相连接，所述第三运算放 大器的同相输出端与所述低通滤波器的反相输出端相连接，所述第三运算放大器的反相输 出端与所述低通滤波器的同相输出端相连接；第三电阻阵列连接所述第一运算放大器的反相输入端和第一运算放大器的同相 输出端，第四电阻阵列连接所述第一运算放大器的同相输入端和第一运算放大器的反相输 出端，第七电阻阵列连接所述第二运算放大器的反相输入端和第二运算放大器的同相输出 端，第八电阻阵列连接所述第二运算放大器的同相输入端和第二运算放大器的反相输出 端，第十一电阻阵列连接所述第三运算放大器的反相输入端和第三运算放大器的同相输出 端，第十二电阻阵列连接所述第三运算放大器的同相输入端和反相输出端，第十三电阻阵 列连接所述第三运算放大器的反相输出端和第二运算放大器的反相输入端，第十四电阻阵 列连接所述第三运算放大器的同相输出端和第二运算放大器的同相输入端；六个数控可变电容阵列，第一数控可变电容阵列连接所述第一运算放大器的反相 输入端和第一运算放大器的同相输出端，第二数控可变电容阵列连接所述第一运算放大器 的同相输入端和第一运算放大器的反相输出端，第三数控可变电容阵列连接所述第二运算 放大器的反相输入端和第二运算放大器的同相输出端，第四数控可变电容阵列连接所述第 二运算放大器的同相输入端和第二运算放大器的反相输出端，第五数控可变电容阵列连接 所述第三运算放大器的反相输入端和第三运算放大器的同相输出端，第六数控可变电容阵 列连接所述第三运算放大器的同相输入端和第三运算放大器的反相输出端；所述第一数控 可变电容阵列的控制字输入端、第二数控可变电容阵列的控制字输入端、第三数控可变电容阵列的控制字输入端、第四数控可变电容阵列的控制字输入端、第五数控可变电容阵列 的控制字输入端和第六数控可变电容阵列的控制字输入端与所述低通滤波器的控制字输 入端相连接。所述微分器为有源RC结构，包括两个运算放大器和八个电阻阵列，第一运算放大器的反相输入端通过第一电阻阵 列与所述微分器的同相输入端相连接，所述第一运算放大器的同相输入端通过第二电阻阵 列与所述微分器的反相输入端相连接；第二运算放大器的反相输入端通过第五电阻阵列与 所述第一运算放大器的同相输出端相连接，所述第二运算放大器的同相输入端通过第六电 阻阵列与所述第一运算放大器的反相输出端相连接，所述第二运算放大器的反相输出端通 过第七电阻阵列与第一运算放大器的反相输入端相连接，所述第二运算放大器的同相输出 端通过第八电阻阵列与第一运算放大器的同相输入端相连接；第三电阻阵列连接所述第一运算放大器的反相输入端和第一运算放大器的同相 输出端，第四电阻阵列连接所述第一运算放大器的同相输入端和第一运算放大器的反相输 出端；四个数控可变电容阵列，第一数控可变电容阵列连接所述第一运算放大器的反相 输入端和第一运算放大器的同相输出端，第二数控可变电容阵列连接所述第一运算放大器 的同相输入端和第一运算放大器的反相输出端，第三数控可变电容阵列连接所述第二运算 放大器的反相输入端和第二运算放大器的同相输出端，第四数控可变电容阵列连接所述第 二运算放大器的同相输入端和第二运算放大器的反相输出端，四个数控可变电容阵列的控 制字输入端与所述微分器的控制字输入端相连接。在上述技术方案中，所述迟滞比较器为翻转的电压跟随器结构，包括六个PMOS管，第一 PMOS管的栅极与所述迟滞比较器的反相输入端相连接，第二 PMOS管的栅极与所述迟滞比较器的同相输入端相连接，所述第一 PMOS管的源极和第二 PMOS管的源极相连接，第三PMOS管的栅极和漏极，与第四PMOS管的栅极相连接，第五PMOS 管的漏极与所述第一 PMOS管的源极和第二 PMOS管的源极相连接，第六PMOS管的源极与所 述第五PMOS管的漏极相连接，所述第六PMOS管的漏极与第五PMOS管的栅极相连接，所述 第三PMOS管的源极、第四PMOS管的源极、第五PMOS管的源极与电源相连接；七个NMOS管，第一 NMOS管的栅极、第二 NMOS管的漏极与所述第一 PMOS管的漏极 相连接，第二 NMOS管的栅极、所述第一 NMOS管的漏极与所述第二 PMOS管的漏极相连接；第 三NMOS管的栅极和漏极，与所述第一 NMOS管的栅极相连接，第四NMOS管的栅极和漏极，与 所述第二 NMOS管的栅极相连接，第五NMOS管的栅极与所述第三NMOS管的漏极相连接，第 五NMOS管的漏极与所述第三PMOS管的漏极相连接，第六NMOS管的栅极与所述第四NMOS 管的漏极相连接，所述第六NMOS管的漏极与所述第四PMOS管的漏极相连接，第七NMOS管 的栅极与所述迟滞比较器的偏置电压输入端相连接，所述第七NMOS管的漏极与第六PMOS 管的漏极相连接，所述第一 NMOS管的源极、第二 NMOS管的源极、第三NMOS管的源极、第四 NMOS管的源极、第五NMOS管的源极、第六NMOS管的源极和第七NMOS管的源极接地；两个电阻阵列，第一电阻阵列连接电源和所述第六PMOS管的栅极，第二电阻阵列 连接所述第六PMOS管的栅极和地；一个反相器，所述反相器的输入端与所述第六NMOS管的漏极相连接，所述反相器的输出端与所述迟滞比较器的输出端相连接。上述技术方案还包括时间常数校正电路，所述时间常数校正电路的电容控制字 输出端与所述解调器的控制字输入端、低通滤波器的控制字输入端和微分器的控制字输入 端相连接。所述时间常数校正电路包括一个能隙基准源，用于给所述时间常数校正电路的各个模块提供参考电压；一个数字电路模块，用于进行数字校正；四个运算放大器，第一运算放大器的同相输入端、第二运算放大器的同相输入端、 第三运算放大器的同相输入端和第四运算放大器的反相输入端都与所述能隙基准源相连 接，所述第二运算放大器的输出端与第三运算放大器的反相输入端，以及第四运算放大器 的同相输入端相连接；—个电阻阵列，连接所述第一运算放大器的反相输入端和地；一个数控可变电容阵列，连接所述第二运算放大器的反相输入端和输出端，所述 数控可变电容阵列的控制字输入端与数字电路模块，以及所述时间常数校正电路的输出端 相连接；两个NMOS管，第一 NMOS管的栅极连接所述第一运算放大器的输出端，所述第一 NMOS管的漏极与第二运算放大器的反相输入端相连接，所述第一 NMOS管的源极与第一运 算放大器的反相输入端相连接，第二 NMOS管的源极与第二运算放大器的反相输入端相连 接，所述第二 NMOS管的漏极与第二运算放大器的输出端相连接，所述第二 NMOS管的栅极与 数字电路模块相连接。所述数控可变电容阵列包括至少四个NMOS管，第一 NMOS管的源极、第二 NMOS管的源极与所述数控可变电容 阵列的第一端相连接；第三NMOS管的漏极与第四NMOS管的漏极相连接，所述第一 NMOS管 的漏极与第三NMOS管的源极相连接，所述第二 NMOS管的漏极与第四NMOS管的源极相连 接，所述第一 NMOS管的栅极与控制字第一位的输入端相连接，所述第二 NMOS管的栅极与控 制字第二位的输入端相连接；至少两个反相器，所述第一反相器的输入端与第一 NMOS管的栅极相连接，所述第 一反相器的输出端与第三NMOS管的栅极相连接；所述第二反相器的输入端与第二 NMOS管 的栅极相连接，所述第二反相器的输出端与第四NMOS管的栅极相连接；至少两个电容，第一电容连接所述第一 NMOS管的漏极和数控可变电容阵列的第 二端，第二电容连接所述第二 NMOS管的漏极和数控可变电容阵列的第二端；两个电阻，第一电阻连接所述第三NMOS管的漏极和电源，第二电阻连接所述第三 NMOS管的漏极和地。(三)有益效果上述技术方案具有如下优点本发明FSK解调装置通过采用有源RC结构的解调器 和低通滤波器组合的结构进行解调，具有结构简单，动态范围大，功耗低的优点；而且，通过 采用有源RC结构的微分器和迟滞比较器组合的结构进行数据判决，能够很好的抗频率偏 移，且功耗低，动态范围大；进一步地，本发明通过仅用一套时间常数校正电路校正解调器、 有源RC结构的低通滤波器和有源RC结构的微分器的时间常数，使得发明的FSK解调装置达到了抗工艺偏差、功耗低以及成本低的有益效果。


图1为本发明FSK解调装置实施例一的电路结构示意图；图2为图1中解调器的电路结构示意图；图3为图2中微分乘法器的电路结构示意图；图4为图3中数控可变电容阵列的电路结构示意图；图5为图2中负载电路的电路结构示意图；图6为图1中低通滤波器的电路结构示意图；图7为图1中微分器的电路结构示意图；图8为图1中迟滞比较器的电路结构示意图；图9为本发明FSK解调装置实施例二的电路结构示意图；图10为图9中时间常数校正电路的电路结构示意图。
具体实施例方式下面结合附图和实施例，对本发明的具体实施方式
作进一步详细描述。以下实施 例用于说明本发明，但不用来限制本发明的范围。如图1所以，为本发明FSK解调装置实施例一的电路结构示意图。本实施例的FSK 解调装置包括解调器DEM1，低通滤波器LF2，微分器DIF3以及迟滞比较器COM4。其中，DEMl的两路正交差分输入端dip、dqp、din和dqn分别与FSK解调装置的两 路正交差分输入端sip、Sqp、Sin和sqn相连接，DEMl的偏置电压输入端dvb与FSK解调装 置的第一偏置电压输入端vbl相连接。LF2的差分输入端ip和in分别与DEMl的差分输出 端dop和don相连接。DIF3的差分输入端ip和in分别与LF2的差分输出端op和on相连 接。COM4的差分输入端ip和in分别与DIF3的差分输出端op和on相连接，COM4的偏置 电压输入端cvb与FSK解调装置的第二偏置电压输入端补2相连接，COM4的输出端out与 FSK解调装置的输出端sout相连接。如图2所示，为图1中解调器的电路结构示意图；本实施例的解调器包括两个微 分乘法器DMl和DM2，一个负载电路L0AD1。其中DMl的I路同相输入端ip与DM2的Q路同相输入端qp相连接后，连接到DEMl 的I路同相输入端dip，DMl的Q路同相输入端qp与DM2的I路反相输入端in相连接后， 连接到DEMl的Q路同相输入端dqp，DMl的I路反相输入端in与DM2的Q路反相输入端qn 相连接后，连接到DEMl的I路反相输入端din，DMl的Q路反相输入端qn与DM2的I路同 相输入端ip相连接后，连接到DEMl的Q路反相输入端dqn。DMl的同相输出端op和DM2 的同相输出端op相连接后，连接到DEMl的同相输出端dop，DMl的反相输出端on和DM2的 反相输出端on相连接后，连接到DEMl的反相输出端don，DMl的控制字输入端■与DM2 的控制字输入端csw相连接后，连接到DEMl的控制字输入端dsw。L0AD1的双向端口的同 相端iop与DEMl的同相输出端dop相连接，L0AD1的双向端口的反相端ion与DEMl的反 相输出端don相连接。L0AD1的偏置电压输入端vb、DMl的偏置电压输入端vb和DM2的偏 置电压输入端vb相连接后，连接到DEMl的偏置电压输入端dvb。
如图3所示，为图2中微分乘法器的电路结构示意图；本实施例的微分乘法器DM 为有源RC结构，包括八个PMOS管，两个NMOS管，一个运算放大器OTAl，两个数控电容阵列 CAl和CA2，两个电阻阵列RAl和RA2。其中，PMOS管Mpl和PMOS管Mp2的源极相连接后，与电源VDD相连接，PMOS管Mp3 的栅极与PMOS管的Mpl栅极相连接，PMOS管Mp4的栅极与PMOS管Mp2的栅极相连接，PMOS 管Mp3的源极与PMOS管Mp4的源极相连接后，再与电源VDD相连接，PMOS管Mp5的源极与 PMOS管Mp6的源极相连接后，与PMOS管Mp3的漏极相连接，PMOS管Mp7的源极与PMOS管 Mp8的源极相连接后，再连接到PMOS管Mp4的漏极，PMOS管Mp5的栅极与PMOS管Mp8的栅 极相连接后，再连接到微分乘法器的Q路同相输入端qp，PMOS管Mp6的栅极与PMOS管Mp7 的栅极相连接后，再与微分乘法器的I路反相输入端in相连接，PMOS管Mp6的漏极与PMOS 管MpS的漏极相连接后，再与微分乘法器的同相输出端op相连接，PMOS管Mp5的漏极与 PMOS管Mp7的漏极相连接后，再与微分乘法器的反相输出端on相连接。NMOS管Mnl的漏 极与Mpl的漏极相连接，Mnl的源极接地，NMOS管Mn2的漏极与Mp2的漏极相连接，Mn2的 源极接地，Mnl的栅极与Mn2的栅极相连接后，连接到微分乘法器的偏置电压输入端vb。数 控可变电容阵列CAl连接在微分乘法器的I路同相输入端ip和Mpl的漏极之间，数控可变 电容阵列CA2连接在微分乘法器的Q路反相输入端qn和Mp2的漏极之间，CAl的控制字输 入端cb和CA2的控制字输入端cb相连接后，连接到微分乘法器的控制字输入端csw。RAl 连接在微分乘法器的Q路同相输入端qp和Mpl的漏极之间，RA2连接在微分乘法器的I路 反相输入端in和Mp2的漏极之间。OTAl的反相输入端in与Mpl的漏极相连接，OTAl的同 相输入端ip与Mp2的漏极相连接，OTAl的同相输出端op与Mpl的栅极相连接，OTAl的反 相输出端on与Mp2的栅极相连接。本实施例的微分乘法器采用有源RC的结构，具有动态范围大，功耗低等优点；数 控可变电容阵列结构的电容能够对RC时间常数进行校正，能够抗工艺偏差。如图4所示，为图3中数控可变电容阵列的电路结构示意图；本实施例数控可变电 容阵列至少包括四个NMOS管、两个反相器、两个电容和两个电阻；本实施例以八个NMOS管、 四个反相器、四个电容和两个电阻组成的数控可变电容阵列为例进行说明。其中，匪OS管Ml、匪OS管M2、匪OS管M3、匪OS管M4的源极与数控可变电容阵列的 第一输入端cp相连接，匪OS管M5、NMOS管M6、NMOS管M7、NMOS管M8的漏极相连接；匪OS 管Ml的漏极与NMOS管M5的源极相连接，NMOS管M2的漏极与NMOS管M6的源极相连接， NMOS管M3的漏极与NMOS管M7的源极相连接，NMOS管M4的漏极与NMOS管M8的源极相连 接；NMOS管Ml的栅极与控制字第一位的输入端cbl相连接，NMOS管M2的栅极与控制字第 二位的输入端(Λ2相连接，NMOS管M3的栅极与控制字第三位的输入端cb3相连接，NMOS管 M4的栅极与控制字第四位的输入端cb4相连接；反相器INVl的输入端与NMOS管Ml的栅 极相连接，反相器INVl的输出端与NMOS管M5的栅极相连接，反相器INV2的输入端与NMOS 管M2的栅极相连接，反相器INV2的输出端与NMOS管M6的栅极相连接，反相器INV3的输 入端与NMOS管M3的栅极相连接，反相器INV3的输出端与NMOS管M7的栅极相连接，反相 器INV4的输入端与NMOS管M4的栅极相连接，反相器INV4的输出端与NMOS管M8的栅极 相连接。电容Cl连接在NMOS管Ml的漏极和数控可变电容阵列的第二输入端cn之间，电 容C2连接在NMOS管M2的漏极和数控可变电容阵列的第二输入端cn之间，电容C3连接在NMOS管M3的漏极和数控可变电容阵列的第二输入端cn之间，电容C4连接在NMOS管M4的 漏极和数控可变电容阵列的第二输入端cn之间。电阻Rl连接在电源和NMOS管M5的漏极 之间，电阻R2连接在NMOS管M5的漏极和地之间。本实施例的数控可变电容阵列的工作原理是通过合理设置电阻Rl和R2的阻值， 使得NMOS管M5、M6、M7和M8的漏极电压等于供电电压的1/2。当数控可变电容阵列控制 字cbl、cb2、cb3和cb4等于供电电压的高电平时，NMOS管M1、M2、M3和M4导通，而M5、M6、 M7和M8关闭，这时电容Cl、C2、C3和C4全部生效；当数控可变电容阵列控制字cbl、cb2、 cb3禾口 cb4为低电平时，NMOS管M5、M6、M7禾口 M8导通，这将NMOS管M1、M2、M3禾口 M4的漏极 电压钳位在供电电压的1/2，确保Ml、M2、M3和M4能完全截止，此时Cl、C2、C3和C4全部 无效。通过上述方法改变数控可变电容阵列控制字来实现数控可变电容阵列的调节。本发 明数控可变电容阵列的优点是通过辅助开关M5、M6、M7和M8的电压钳位，使得开关M1、M2、 M3和M4均能有效的关闭，保证了总电容值的准确性。总电容值的准确性，对于对数放大器 的对数输出端，有助于维持输出信号的响应速度和纹波特性；对于对数放大器的反馈网络， 则有助于消除直流偏移，有助于维持反馈环路的稳定性。如图5所示，为图2中负载电路的电路结构示意图；本实施例的负载电路包括七 个NMOS管，四个PMOS管，四个电阻。其中，PMOS管Mpl的源极与PMOS管Mp2的源极相连接，PMOS管Mp3的漏极与PMOS 管Mpl的源极相连接，PMOS管Mp3的源极接电源VDD，PM0S管Mp4的栅极与PMOS管Mp3的 栅极相连接，PMOS管Mp4的栅极和漏极相连，PMOS管Mp4的源极接电源VDD。NMOS管Mnl 的栅极和漏极相连接后，连接到PMOS管Mpl的漏极，NMOS管Mn2的栅极和漏极相连接后，连 接到PMOS管Mp2的漏极，匪OS管Mn3的漏极与PMOS管Mp4的漏极相连接，匪OS管Mn4的 漏极与NMOS管Mn5的漏极相连接后，连接到负载电路双向端口的反相端ion，NMOS管Mn6 的漏极与NMOS管Mn7的漏极相连接后，连接到负载电路双向端口的同相端iop，NM0S管Mn4 的栅极和NMOS管Mn7的栅极相连接后，连接到NMOS管Μη2的栅极，NMOS管Μη3的栅极、 NMOS管Μη5的栅极和NMOS管Μη6的栅极相连接后，连接到负载电路的偏置电压输入端vb。 匪OS管Mnl的源极、匪OS管Mn2的源极、匪OS管Mn3的源极、匪OS管Mn4的源极、匪OS管 Mn5的源极、NMOS管Mn6的源极与NMOS管Mn7的源极相连接后接地。电阻Rl连接Mp2的 栅极和电源VDD，电阻R2连接Mp2的栅极和地，电阻R3连接PMOS管Mpl的栅极和负载电路 的双向端口的反相端ion，电阻R4连接PMOS管Mpl的栅极和负载电路的双向端口的同相端 iop0如图6所示，为图1中低通滤波器的电路结构示意图；本实施例的低通滤波器为有 源RC结构，包括三个运算放大器0ΤΑ，六个数控电容阵列CA和十四个电阻阵列。其中，运算放大器0TA3的同相输出端op与低通滤波器的反相输出端on相连接， 0TA3的反相输出端on与低通滤波器的同相输出端op相连接。电阻阵列Rl连接低通滤波 器的同相输入端ip和OTAl的反相输入端in，电阻阵列R2连接低通滤波器的反相输入端 in和运算放大器OTAl的同相输入端ip，电阻阵列R3连接OTAl的反相输入端in和同相输 出端op，电阻阵列R4连接OTAl的同相输入端ip和反相输出端on，电阻阵列R5连接OTAl 的同相输出端op和运算放大器0TA2的反相输入端in，电阻阵列R6连接OTAl的反相输出 端on和0TA2的同相输入端ip，电阻阵列R7连接0TA2的反相输入端in和同相输出端op，电阻阵列R8连接0TA2的同相输入端ip和反相输出端on，电阻阵列R9连接0TA2的同相输 出端op和0TA3的反相输入端in，电阻阵列RlO连接0TA2的反相输出端on和0TA3的同相 输入端ip，电阻阵列Rll连接0TA3的反相输入端in和同相输出端op，电阻阵列R12连接 0TA3的同相输入端ip和反相输出端on，电阻阵列R13连接0TA3的反相输出端on和0TA2 的反相输入端in，电阻阵列R14连接0TA3的同相输出端op和0TA2的同相输入端ip。数 控可变电容阵列CAl连接OTAl的反相输入端in和同相输出端op，数控可变电容阵列CA2 连接OTAl的同相输入端ip和反相输出端on，数控可变电容阵列CA3连接0TA2的反相输入 端in和同相输出端op，数控可变电容阵列CA4连接0TA2的同相输入端ip和反相输出端 on，数控可变电容阵列CA5连接0TA3的反相输入端in和同相输出端op，数控可变电容阵 列CA6连接0TA3的同相输入端ip和反相输出端on。CAl的控制字输入端cb、CA2的控制 字输入端cb、CA3的控制字输入端cb、CA4的控制字输入端cb、CA5的控制字输入端cb和 CA6的控制字输入端cb相连接后，连接到低通滤波器器的控制字输入端fsw。本实施例的低通滤波器采用有源RC结构，具有动态范围大，功耗低等优点；数控 可变电容阵列结构的电容能够对RC时间常数进行校正，能够抗工艺偏差。如图7所示，为图1中微分器的电路结构示意图；本实施例的微分器包括两个运 算放大器0ΤΑ，四个数控可变电容阵列CA和八个可变电阻阵列RA。其中，运算放大器OTAl的同相输出端op与微分器的反相输出端on相连接，OTAl 的反相输出端on与微分器的同相输出端op相连接；数控可变电容阵列CAl连接OTAl的反 相输入端in和同相输出端op，数控可变电容阵列CA2连接OTAl的同相输入端ip和反相输 出端on，数控可变电容阵列CA3连接运算放大器0TA2的反相输入端in和同相输出端op， 数控可变电容阵列CA4连接0TA2的同相输入端ip和反相输出端on，四个数控可变电容阵 列的控制字输入端cb相连接后，连接到微分器的控制字输入端dfsw ；电阻阵列Rl连接在 微分器的同相输入端ip和OTAl的反相输入端in之间，电阻阵列R2连接在微分器的反相 输入端in和OTAl的同相输入端ip之间，电阻阵列R3连接在OTAl的反相输入端in和同 相输出端op之间，电阻阵列R4连接在OTAl的同相输入端ip和反相输出端on之间，电阻 阵列R5连接在OTAl的同相输出端op和0TA2的反相输入端in之间，电阻阵列R6连接在 OTAl的反相输出端on和0TA2的同相输入端ip之间，电阻阵列R7连接在0TA2的反相输出 端on和OTAl的反相输入端in之间，电阻阵列R8连接在0TA2的同相输出端op和OTAl的 同相输入端ip之间。如图8所示，为图1中迟滞比较器的电路结构示意图；本实施例的迟滞比较器包 括六个PMOS管，七个NMOS管，两个电阻阵列和一个反相器INVl。其中，PMOS管Mpl的栅极与迟滞比较器的反相输入端in相连接，PMOS管Mp2的 栅极与迟滞比较器的同相输入端ip相连接，PMOS管Mpl的源极和PMOS管Mp2的源极相 连接，PMOS管Mp3的栅极和漏极相连后，连接到PMOS管Mp4的栅极，PMOS管Mp5的漏极与 PMOS管Mpl的源极和PMOS管Mp2的源极相连接，PMOS管Mp6的源极与PMOS管Mp5的漏 极相连接，PMOS管Mp6的漏极与PMOS管Mp5的栅极相连接，PMOS管Mp3的源极、Mp4的源 极、Mp5的源极相连接后，连接到电源VDD。NMOS管Mnl的栅极和NMOS管Mn2的漏极相连接 后，连接到PMOS管Mpl的漏极，NMOS管Μη2的栅极和NMOS管Mnl的漏极相连接后，连接到 PMOS管Μρ2的漏极，NMOS管Μη3的栅极和漏极相连接后，连接到NMOS管Mnl的栅极，NMOS管Mn4的栅极和漏极相连接后，连接到NMOS管Μη2的栅极，NMOS管Μη5的栅极与NMOS管 Μη3的漏极相连接，NMOS管Μη5的漏极与PMOS管Μρ3的漏极相连接，NMOS管Μη6的栅极与 匪OS管Μη4的漏极相连接，匪OS管Μη6的漏极与PMOS管Μρ4的漏极相连接，匪OS管Μη7 的栅极与迟滞比较器的偏置电压输入端cvb相连接，NMOS管Μη7的漏极与PMOS管Μρ6的 漏极相连接，NMOS管Mnl的源极、Μη2的源极、Μη3的源极、Μη4的源极、Μη5的源极、Μη6的 源极和Μη7的源极相连接后接地。电阻阵列RAl连接电源VDD和PMOS管Μρ6的栅极，电阻 阵列RA2连接PMOS管Μρ6的栅极和地。反相器INVl的输入端与NMOS管Μη6的漏极相连 接，INVl的输出端与迟滞比较器的输出端out相连接。本实施例的迟滞比较器的输入差分 对Mpl，Mp2，Mp5，Mp6和Mn7采用翻转的电压跟随器(Fliped VoltageFollower,以下简称 FVF)的结构。本实施例采用微分器和迟滞比较器组合的方式，能够消除频率偏移所造成的误码 率增加，在微分器中加入两个极点能够滤除高频噪声，而且结构简单，功耗低，动态范围大； 迟滞比较器采用FVF结构，具有静态功耗非常小的优点。如图9所示，为本发明FSK解调装置实施例二的电路结构示意图；本实施例与实施 例一的不同在于本实施例还包括时间常数校正电路5，时间常数校正电路5的电容控制 字输出端csw与DEMl的控制字输入端dsw，LF2的控制字输入端fsw，以及DIF3的控制字 输入端dfsw相连接。如图10所示，为图9中时间常数校正电路的电路结构示意图；本实施例的时间 常数校正电路5包括能隙基准源51、数字电路模块52、运算放大器0TA53、运算放大器 0ΤΑΜ、运算放大器0TA55、运算放大器0TA56、电阻阵列RA57、电容阵列CA58和NMOS管M59、 NMOS 管 M50。其中，能隙基准源51用于给时间常数校正电路5的各个模块提供参考电压；数字 电路模块52用于进行数字校正；运算放大器0TA53和运算放大器OTAM用作放大器，运算 放大器0TA55和运算放大器0TA56用作电压比较器。运算放大器0TA53的同相输入端ip、 0TA54的同相输入端ip、0TA55的同相输入端ip和0TA56的反相输入端in都与能隙基准 源51相连接；电阻阵列RA57连接在运算放大器0TA53的反相输入端in和地之间；电容阵 列CA58连接在运算放大器OTAM的反相输入端in和输出端out之间，CA58的控制字输入 端cb与数字电路模块52相连接后，连接到时间常数校正电路5的输出端csw ；NMOS管M59 的栅极与运算放大器0TA53的输出端out相连接；NMOS管M59的漏极与运算放大器OTAM 的反相输入端in相连接，NMOS管M59的源极与运算放大器0TA53的反相输入端in相连接； NMOS管M50作为开关，NMOS管M50的源极与运算放大器OTAM的反相输入端in相连接， NMOS管M50的漏极与运算放大器OTAM的输出端out相连接，NMOS管M50的栅极与数字电 路模块52相连接。本实施例的时间常数校正电路的工作原理是数字电路模块52产生时钟控制 NMOS管M50，初始状态为M50关断；能隙基准源51通过运算放大器0TA53，给0TA53的反相 输入端一个固定的电压，这就在电阻阵列RA57中产生一个电流；电流对电容阵列CA58充 电，充电的结果决定OTAM的输出电压值，该电压值与作为电压比较器的运算放大器0TA55 的同相输入端电压和作为电压比较器的运算放大器0TA56的反相输入端电压作比较，比较 的结果通过0TA55和0TA56输出到数字电路模块52，数字电路模块52根据比较的结果调整电容阵列CA58的电容值，如果0TA55输出低，0TA56输出高，说明OTAM的输出电压值过 高，则调整可变电容阵列控制字以改变总电容值，以降低下次充电后OTAM的输出电压；如 果0TA55输出高，0TA56输出低，说明OTAM的输出电压值过低，则调整可变电容阵列控制 字以改变总电容值，以增大下次充电后OTAM的输出电压；如果0TA55输出高，0TA56输出 高，说明OTAM的输出电压值正合适，则保持可变电容阵列控制字不变以维持总电容值；同 时还将调整后的控制字csw送到输出端。当电路中的电阻或电容因为工艺、温度发生偏差 时，时间常数校正电路5中的电阻阵列RA57和电容阵列CA58发生相同百分比的偏差，充电 后OTAM的输出电压发生变化，0TA55和0TA56的输出结果也相应的发生变化，数字电路模 块52根据0TA55和0TA56的输出结果的变化改变CA58的电容值。充电周期地进行，每次 充电结束后数字电路模块52都将开关M50打开，使CA58放电，然后下一周期再进行下一 次充电。如此往复的充电，不断地调整电容阵列CA58的电容值，直到OTAM的输出电压在 0TA55的同相输入端电压和0TA56的反相输入端电压之间时，校正停止，此时输出的控制字 csw用来同时控制对数输出端的低通滤波器中的电容阵列和反馈网络的低通滤波器中的电 容阵列，因此在FSK解调装置中加入时间常数校正电路能够实现校正时间常数，达到提高 抗PVT偏差能力的目的。由以上实施例可以看出，本发明实施例通过采用有源RC结构的解调器和低通滤 波器组合的结构进行解调，具有结构简单，动态范围大，功耗低的优点；而且，通过采用有源 RC结构的微分器和迟滞比较器组合的结构进行数据判决，能够很好的抗频率偏移，且功耗 低，动态范围大；进一步地，本发明实施例通过用一套时间常数校正电路校正解调器、有源 RC结构的低通滤波器和有源RC结构的微分器的时间常数，使得本实施例的FSK解调装置达 到了抗工艺偏差、功耗低以及成本低的有益效果。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人 员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变型，这些改进和变型 也应视为本发明的保护范围。
权利要求
1.一种FSK解调装置，其特征在于，包括有源RC结构的解调器，所述解调器的正交差分输入端与所述FSK解调装置的正交差分 输入端相连接，所述解调器的偏置电压输入端与FSK解调装置的第一偏置电压输入端相连 接；有源RC结构的低通滤波器，所述低通滤波器的差分输入端与所述解调器的差分输出 端相连接；微分器，所述微分器的差分输入端与所述低通滤波器的差分输出端相连接；迟滞比较器，所述迟滞比较器的差分输入端与所述微分器的差分输出端相连接，所述 迟滞比较器的偏置电压输入端与所述FSK解调装置的第二偏置电压输入端相连接，所述迟 滞比较器的输出端与所述FSK解调装置的输出端相连接。
2.如权利要求1所述的FSK解调装置，其特征在于，所述解调器包括两个微分乘法器，第一微分乘法器的I路同相输入端、第二微分乘法器的Q路同相输入 端与所述解调器的I路同相输入端相连接，所述第一微分乘法器的Q路同相输入端、第二微 分乘法器的I路反相输入端与所述解调器的Q路同相输入端相连接，所述第一微分乘法器 的I路反相输入端、第二微分乘法器的Q路反相输入端与所述解调器的I路反相输入端相 连接，所述第一微分乘法器的Q路反相输入端、第二微分乘法器的I路同相输入端与所述解 调器的Q路反相输入端相连接；所述第一微分乘法器的同相输出端、第二微分乘法器的同 相输出端与所述解调器的同相输出端相连接，所述第一微分乘法器的反相输出端、第二微 分乘法器的反相输出端与所述解调器的反相输出端相连接，所述第一微分乘法器的控制字 输入端、第二微分乘法器的控制字输入端与所述解调器的控制字输入端相连接；负载电路，所述负载电路的双向端口的同相端与所述解调器的同相输出端相连接，所 述负载电路的双向端口的反相端与所述解调器的反相输出端相连接；所述负载电路的偏置 电压输入端、第一微分乘法器的偏置电压输入端、第二微分乘法器的偏置电压输入端与所 述解调器的偏置电压输入端相连接。
3.如权利要求2所述的FSK解调装置，其特征在于，所述微分乘法器包括八个PMOS管，第一 PMOS管的源极、第二 PMOS管的源极与电源相连接，所述第一 PMOS 管的栅极与第三PMOS管的栅极相连接，所述第二 PMOS管的栅极与第四PMOS管的栅极相连 接，所述第三PMOS管的源极、第四PMOS管的源极与电源相连接，第五PMOS管的源极、第六 PMOS管的源极与所述第三PMOS管的漏极相连接，第七PMOS管的源极、第八PMOS管的源极 与所述第四PMOS管的漏极相连接，所述第五PMOS管的栅极、第八PMOS管的栅极与所述微 分乘法器的Q路同相输入端相连接，所述第六PMOS管的栅极、第七PMOS管的栅极与所述微 分乘法器的I路反相输入端相连接，所述第六PMOS管的漏极、第八PMOS管的漏极与所述微 分乘法器的同相输出端相连接，所述第五PMOS管的漏极、第七PMOS管的漏极与所述微分乘 法器的反相输出端相连接；两个NMOS管，第一 NMOS管的漏极与所述第一 PMOS管的漏极相连接，所述第一 NMOS管 的源极接地，第二 NMOS管的漏极与所述第二 PMOS管的漏极相连接，所述第二 NMOS管的源 极接地，所述第一 NMOS管的栅极、第二 NMOS管的栅极与所述微分乘法器的偏置电压输入端 相连接；两个数控可变电容阵列，第一数控可变电容阵列连接所述微分乘法器的I路同相输入端和第一 PMOS管的漏极，第二数控可变电容阵列连接所述微分乘法器的Q路反相输入端和 第二 PMOS管的漏极，所述第一数控可变电容阵列的控制字输入端、第二数控可变电容阵列 的控制字输入端与微分乘法器的控制字输入端相连接；两个电阻阵列，第一电阻阵列连接所述微分乘法器的Q路同相输入端和第一 PMOS管的 漏极，第二电阻阵列连接所述微分乘法器的I路反相输入端和第二 PMOS管的漏极；一个运算放大器，所述运算放大器的反相输入端与第一 PMOS管的漏极相连接，所述运 算放大器的同相输入端与第二 PMOS管的漏极相连接，所述运算放大器的同相输出端与第 一 PMOS管的栅极相连接，所述运算放大器的反相输出端与第二 PMOS管的栅极相连接。
4.如权利要求1所述的FSK解调装置，其特征在于，所述负载电路包括四个PMOS管，第一 PMOS管的源极与第二 PMOS管的源极相连，第三PMOS管的漏极连接 到所述第一 PMOS管的源极，所述第三PMOS管的源极接电源，第四PMOS管的栅极连接到所 述第三PMOS管的栅极，所述第四PMOS管的栅极和第四PMOS管的漏极相连，所述第四PMOS 管的源极接电源；七个NMOS管，第一 NMOS管的栅极和漏极相连后，连接到所述第一 PMOS管的漏极，第二 NMOS管的栅极和漏极相连后，连接到所述第二 PMOS管的漏极，第三NMOS管的漏极连接到所 述第四PMOS管的漏极，第四NMOS管的漏极与第五NMOS管的漏极相连后，连接到所述负载 电路双向端口的反相端，第六NMOS管的漏极与第七NMOS管的漏极相连后，连接到所述负载 电路双向端口的同相端，第四NMOS管的栅极和第七NMOS管的栅极相连后，连接到第二NMOS 管的栅极，第三NMOS管的栅极、第五NMOS管的栅极和第六NMOS管的栅极相连后，连接到所 述负载电路的偏置电压输入端；第一 NMOS管的源极、第二 NMOS管的源极、第三NMOS管的源 极、第四NMOS管的源极、第五NMOS管的源极、第六NMOS管的源极和第七NMOS管的源极相 连后接地；四个电阻，第一电阻连接所述第二 PMOS管的栅极和电源，第二电阻连接所述第二 PMOS 管的栅极和地，第三电阻连接所述第一 PMOS管的栅极和负载电路的双向端口的反相端，第 四电阻连接所述第一 PMOS管的栅极和负载电路的双向端口的同相端。
5.如权利要求1所述的FSK解调装置，其特征在于，所述低通滤波器包括三个运算放大器和十四个电阻阵列，第一运算放大器的反相输入端与所述低通滤波器 的同相输入端通过第一电阻阵列相连接，所述第一运算放大器的同相输入端与所述低通滤 波器的反相输入端通过第二电阻阵列相连接；第二运算放大器的反相输入端与所述第一运 算放大器的同相输出端通过第五电阻阵列相连接，所述第二运算放大器的同相输入端与所 述第一运算放大器的反相输出端通过第六电阻阵列相连接；第三运算放大器的反相输入端 通过第九电阻阵列与所述第二运算放大器的同相输出端相连接，所述第三运算放大器的同 相输入端通过第十电阻阵列与所述第二运算放大器的反相输出端相连接，所述第三运算放 大器的同相输出端与所述低通滤波器的反相输出端相连接，所述第三运算放大器的反相输 出端与所述低通滤波器的同相输出端相连接；第三电阻阵列连接所述第一运算放大器的反相输入端和第一运算放大器的同相输出 端，第四电阻阵列连接所述第一运算放大器的同相输入端和第一运算放大器的反相输出 端，第七电阻阵列连接所述第二运算放大器的反相输入端和第二运算放大器的同相输出 端，第八电阻阵列连接所述第二运算放大器的同相输入端和第二运算放大器的反相输出端，第十一电阻阵列连接所述第三运算放大器的反相输入端和第三运算放大器的同相输出 端，第十二电阻阵列连接所述第三运算放大器的同相输入端和反相输出端，第十三电阻阵 列连接所述第三运算放大器的反相输出端和第二运算放大器的反相输入端，第十四电阻阵 列连接所述第三运算放大器的同相输出端和第二运算放大器的同相输入端；六个数控可变电容阵列，第一数控可变电容阵列连接所述第一运算放大器的反相输入 端和第一运算放大器的同相输出端，第二数控可变电容阵列连接所述第一运算放大器的同 相输入端和第一运算放大器的反相输出端，第三数控可变电容阵列连接所述第二运算放大 器的反相输入端和第二运算放大器的同相输出端，第四数控可变电容阵列连接所述第二运 算放大器的同相输入端和第二运算放大器的反相输出端，第五数控可变电容阵列连接所述 第三运算放大器的反相输入端和第三运算放大器的同相输出端，第六数控可变电容阵列连 接所述第三运算放大器的同相输入端和第三运算放大器的反相输出端；所述第一数控可变 电容阵列的控制字输入端、第二数控可变电容阵列的控制字输入端、第三数控可变电容阵 列的控制字输入端、第四数控可变电容阵列的控制字输入端、第五数控可变电容阵列的控 制字输入端和第六数控可变电容阵列的控制字输入端与所述低通滤波器的控制字输入端 相连接。
6.如权利要求1所述的FSK解调装置，其特征在于，所述微分器为有源RC结构，包括两个运算放大器和八个电阻阵列，第一运算放大器的反相输入端通过第一电阻阵列与所述微分器的同相输入端相连接，所述第一运算放大器的同相输入端通过第二电阻阵列与 所述微分器的反相输入端相连接；第二运算放大器的反相输入端通过第五电阻阵列与所述 第一运算放大器的同相输出端相连接，所述第二运算放大器的同相输入端通过第六电阻阵 列与所述第一运算放大器的反相输出端相连接，所述第二运算放大器的反相输出端通过第 七电阻阵列与第一运算放大器的反相输入端相连接，所述第二运算放大器的同相输出端通 过第八电阻阵列与第一运算放大器的同相输入端相连接；第三电阻阵列连接所述第一运算放大器的反相输入端和第一运算放大器的同相输出 端，第四电阻阵列连接所述第一运算放大器的同相输入端和第一运算放大器的反相输出 端；四个数控可变电容阵列，第一数控可变电容阵列连接所述第一运算放大器的反相输入 端和第一运算放大器的同相输出端，第二数控可变电容阵列连接所述第一运算放大器的同 相输入端和第一运算放大器的反相输出端，第三数控可变电容阵列连接所述第二运算放大 器的反相输入端和第二运算放大器的同相输出端，第四数控可变电容阵列连接所述第二运 算放大器的同相输入端和第二运算放大器的反相输出端，四个数控可变电容阵列的控制字 输入端与所述微分器的控制字输入端相连接。
7.如权利要求1所述的FSK解调装置，其特征在于，所述迟滞比较器为翻转的电压跟随 器结构，包括六个PMOS管，第一 PMOS管的栅极与所述迟滞比较器的反相输入端相连接，第二 PMOS 管的栅极与所述迟滞比较器的同相输入端相连接，所述第一 PMOS管的源极和第二 PMOS管 的源极相连接，第三PMOS管的栅极和漏极，与第四PMOS管的栅极相连接，第五PMOS管的漏 极与所述第一 PMOS管的源极和第二 PMOS管的源极相连接，第六PMOS管的源极与所述第 五PMOS管的漏极相连接，所述第六PMOS管的漏极与第五PMOS管的栅极相连接，所述第三PMOS管的源极、第四PMOS管的源极、第五PMOS管的源极与电源相连接；七个NMOS管，第一 NMOS管的栅极、第二 NMOS管的漏极与所述第一 PMOS管的漏极相连 接，第二 NMOS管的栅极、所述第一 NMOS管的漏极与所述第二 PMOS管的漏极相连接；第三 NMOS管的栅极和漏极，与所述第一 NMOS管的栅极相连接，第四NMOS管的栅极和漏极，与所 述第二 NMOS管的栅极相连接，第五NMOS管的栅极与所述第三NMOS管的漏极相连接，第五 NMOS管的漏极与所述第三PMOS管的漏极相连接，第六NMOS管的栅极与所述第四NMOS管的 漏极相连接，所述第六NMOS管的漏极与所述第四PMOS管的漏极相连接，第七NMOS管的栅 极与所述迟滞比较器的偏置电压输入端相连接，所述第七NMOS管的漏极与第六PMOS管的 漏极相连接，所述第一 NMOS管的源极、第二 NMOS管的源极、第三NMOS管的源极、第四NMOS 管的源极、第五NMOS管的源极、第六NMOS管的源极和第七NMOS管的源极接地；两个电阻阵列，第一电阻阵列连接电源和所述第六PMOS管的栅极，第二电阻阵列连接 所述第六PMOS管的栅极和地；一个反相器，所述反相器的输入端与所述第六NMOS管的漏极相连接，所述反相器的输 出端与所述迟滞比较器的输出端相连接。
8.如权利要求1所述的FSK解调装置，其特征在于，还包括时间常数校正电路，所述 时间常数校正电路的电容控制字输出端与所述解调器的控制字输入端、低通滤波器的控制 字输入端和微分器的控制字输入端相连接。
9.如权利要求8所述的FSK解调装置，其特征在于，所述时间常数校正电路包括 一个能隙基准源，用于给所述时间常数校正电路的各个模块提供参考电压； 一个数字电路模块，用于进行数字校正；四个运算放大器，第一运算放大器的同相输入端、第二运算放大器的同相输入端、第三 运算放大器的同相输入端和第四运算放大器的反相输入端都与所述能隙基准源相连接，所 述第二运算放大器的输出端与第三运算放大器的反相输入端，以及第四运算放大器的同相 输入端相连接；一个电阻阵列，连接所述第一运算放大器的反相输入端和地； 一个数控可变电容阵列，连接所述第二运算放大器的反相输入端和输出端，所述数控 可变电容阵列的控制字输入端与数字电路模块，以及所述时间常数校正电路的输出端相连 接；两个NMOS管，第一 NMOS管的栅极连接所述第一运算放大器的输出端，所述第一 NMOS 管的漏极与第二运算放大器的反相输入端相连接，所述第一 NMOS管的源极与第一运算放 大器的反相输入端相连接，第二 NMOS管的源极与第二运算放大器的反相输入端相连接，所 述第二 NMOS管的漏极与第二运算放大器的输出端相连接，所述第二 NMOS管的栅极与数字 电路模块相连接。
10.如权利要求3、5、6或9所述的FSK解调装置，其特征在于，所述数控可变电容阵列 包括至少四个NMOS管，第一 NMOS管的源极、第二 NMOS管的源极与所述数控可变电容阵列 的第一端相连接；第三NMOS管的漏极与第四NMOS管的漏极相连接，所述第一 NMOS管的漏 极与第三NMOS管的源极相连接，所述第二 NMOS管的漏极与第四NMOS管的源极相连接，所 述第一 NMOS管的栅极与控制字第一位的输入端相连接，所述第二 NMOS管的栅极与控制字第二位的输入端相连接；至少两个反相器，第一反相器的输入端与第一 NMOS管的栅极相连接，所述第一反相器 的输出端与第三NMOS管的栅极相连接；第二反相器的输入端与第二 NMOS管的栅极相连接， 所述第二反相器的输出端与第四NMOS管的栅极相连接；至少两个电容，第一电容连接所述第一 NMOS管的漏极和数控可变电容阵列的第二端， 第二电容连接所述第二 NMOS管的漏极和数控可变电容阵列的第二端；两个电阻，第一电阻连接所述第三NMOS管的漏极和电源，第二电阻连接所述第三NMOS 管的漏极和地。
全文摘要
本发明公开了一种FSK解调装置，包括有源RC结构的解调器，有源RC结构的低通滤波器，有源RC结构的微分器和迟滞比较器。本发明通过采用有源RC结构的解调器和低通滤波器组合的结构进行解调，具有结构简单，动态范围大，功耗低的优点；而且，通过采用有源RC结构的微分器和迟滞比较器组合的结构进行数据判决，能够很好的抗频率偏移，且功耗低，动态范围大。进一步地，本发明通过用仅一套时间常数校正电路校正解调器、有源RC结构的低通滤波器和有源RC结构的微分器的时间常数，使得发明的FSK解调装置达到了抗工艺偏差、功耗低以及成本低的有益效果。
文档编号H04L27/14GK102045284SQ20101003447
公开日2011年5月4日 申请日期2010年1月21日 优先权日2010年1月21日
发明者杨华中, 赵博 申请人:清华大学