专利名称：一种信号处理系统及数字接收机的制作方法
技术领域：
本实用新型属于信号处理技术领域，尤其涉及一种信号处理系统及数字接收机。
背景技术：
目前，信号处理技术已迅速扩展到各应用领域，对信号处理系统的性能指标要 求越来越高。其中实时数字信号处理的实现方案有多种，对于不同的应用领域、适用范 围和指标要求，可以选用不同的处理器系统。常用处理系统有三种数字信号处理(DSP， Digital Signal Processing),专用集成电路(ASIC, Application-Specific Intergrated Circuits)，现场可编程门阵列(FPGA，Field Programmable Gate Array)。其中，通过单一的数字信号处理(DSP)来完成信号处理有明显的不足，主要在于 数据传输量受到限制，并且运算速度比较慢，虽然采用并行处理技术可以提高数字信号处 理(DSP)系统的运算速度，但是并行处理使得数据传输率大大提高，DSP本身固定的数据总 线宽度和高速数据传输的信号完整性使得并行处理的实现变得非常复杂，系统庞大效率下 降成为信号处理系统设计的瓶颈。综上所述，现有技术中通过单一的数字信号处理(DSP)来完成信号处理，数据传 输量受到限制，并且运算速度比较慢。
实用新型内容本实用新型的目的在于提供一种信号处理系统，旨在解决现有技术中普通过单一 的数字信号处理(DSP)来完成信号处理，数据传输量受到限制，并且运算速度比较慢的问 题。本实用新型是这样实现的，一种信号处理系统，所述系统包括作为主处理器的、用于检测目标和恒虚警率的DSP芯片；与所述DSP芯片连接的、作为所述DSP芯片的协处理器的，用于数字下变频和脉冲 压缩的FPGA芯片。进一步的，所述系统还包括与所述FPGA连接的，用于将输入的模拟信号转换成数字信号的模数转换器。再进一步的，所述DSP芯片具体包括目标检测模块，用于检测目标；恒虚警率检测模块，用于检测恒虚警率。更进一步的，所述目标检测模块包括动目标检测单元，用于检测动目标。进一步的，所述FPGA芯片包括用于产生数字正弦信号序列和数字余弦信号序列的数字振荡器；与数字振荡器连接的用于混频模数转换器输出的数字信号及数字振荡器产生的 数字余弦信号序列的第一数字乘法器和用于混频模数转换器输出的数字信号及数字振荡器产生的数字正弦信号序列的第二数字乘法器；分别与第一数字乘法器和第二数字乘法器依次连接的低通滤波器、用于调整低通 滤波器的输出幅度的增益控制模块和用于脉冲压缩的脉冲压缩模块；所述DSP芯片设置有用于控制所述数字振荡器的频率、低通滤波器的参数、增益 控制模块的增益参数及所述脉冲压缩模块的脉压参数的DSP控制接口。本实用新型实施例还提供了一种数字接收机，所述数字接收机装有信号处理系 统，所述信号处理系统包括作为主处理器的、用于检测目标和恒虚警率的DSP芯片；与所述DSP芯片连接的、作为所述DSP芯片的协处理器的，用于数字下变频和脉冲 压缩的FPGA芯片。进一步的，所述信号处理系统还包括与所述FPGA连接的，用于将输入的模拟信号转换成数字信号的模数转换器。再进一步的，所述DSP芯片具体包括目标检测模块，用于检测目标；恒虚警率检测模块，用于检测恒虚警率。更进一步的，所述目标检测模块包括动目标检测单元，用于检测动目标。进一步的，所述FPGA芯片包括用于产生数字正弦信号序列和数字余弦信号序列的数字振荡器；与数字振荡器连接的用于混频模数转换器输出的数字信号及数字振荡器产生的 数字余弦信号序列的第一数字乘法器和用于混频模数转换器输出的数字信号及数字振荡 器产生的数字正弦信号序列的第二数字乘法器；分别与第一数字乘法器和第二数字乘法器依次连接的低通滤波器、用于调整低通 滤波器的输出幅度的增益控制模块和用于脉冲压缩的脉冲压缩模块；所述DSP芯片设置有用于控制所述数字振荡器的频率、低通滤波器的参数、增益 控制模块的增益参数及所述脉冲压缩模块的脉压参数的DSP控制接口。本实用新型与现有技术相比，有益效果在于通过作为信号处理系统的主处理器 的DSP芯片，来完成检测目标和恒虚警率这类条件跳转较多、数据流适中的运算，通过作为 所述DSP芯片的协处理器的FPGA芯片来完成数字下变频和脉冲压缩这类算法单一运算速 度要求较高，有效利用DSP芯片和FPGA芯片的优势，从而可有效的提高数据传输量和运算 速度。而且具有架构灵活、可编程性好、可扩展性强及可靠性高等特点，具备优良的性 能。
图1是本实用新型实施例提供的信号处理系统的模块框图；图2是本实用新型另一实施例提供的信号处理系统的模块框图；图3是本实用新型实施例提供的FPGA芯片的模块框图。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，
以下结合附图及实施 例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释 本实用新型，并不用于限定本实用新型。本发明实施例中，通过作为信号处理系统的主处理器的DSP芯片，来完成检测目 标和恒虚警率这类条件跳转较多、数据流适中的运算，通过作为所述DSP芯片的协处理器 的FPGA芯片来完成数字下变频和脉冲压缩这类算法单一运算速度要求较高，有效利用DSP 芯片和FPGA芯片的优势，从而可有效的提高数据传输量和运算速度。而且具有架构灵活、可编程性好、可扩展性强及可靠性高等特点，具备优良的性 能。一种信号处理系统，所述系统包括作为主处理器的、用于检测目标和恒虚警率的DSP芯片；与所述DSP芯片连接的、作为所述DSP芯片的协处理器的，用于数字下变频和脉冲 压缩的FPGA芯片。一种数字接收机，所述数字接收机装有信号处理系统，所述信号处理系统包括作为主处理器的、用于检测目标和恒虚警率的DSP芯片；与所述DSP芯片连接的、作为所述DSP芯片的协处理器的，用于数字下变频和脉冲 压缩的FPGA芯片。以下结合具体实施例对本实用新型的实现进行详细描述实施例一请参阅图1，本实用新型实施例提供的一种信号处理系统，包括作为主处理器的、用于检测目标和恒虚警率的DSP芯片1 ；与所述DSP芯片1连接的、作为所述DSP芯片1的协处理器的，用于数字下变频和 脉冲压缩的FPGA芯片2。在本实用新型的实施例中，通过作为信号处理系统的主处理器的DSP芯片，来完 成检测目标和恒虚警率这类条件跳转较多、数据流适中的运算，通过作为所述DSP芯片的 协处理器的FPGA芯片来完成数字下变频和脉冲压缩这类算法单一运算速度要求较高，有 效利用DSP芯片和FPGA芯片的优势，从而可有效的提高数据传输量和运算速度。而且具有架构灵活、可编程性好、可扩展性强及可靠性高等特点，具备优良的性 能。实施例二 请参阅图2，本实用新型实施例提供的一种信号处理系统，还包括与所述FPGA连接的，用于将输入的模拟信号转换成数字信号的模数转换器 (ADC) 3。在本实用新型的实施例中，所述DSP芯片1设置有用于连接外部设备的外部接口 4。在本实用新型的实施例中，所述FPGA芯片2设置有用于连接外部设备输出的 RS422 接口 5。通过RS422接口 5可输出差分串行信号给外部设备。[0063]实施例三在本实用新型的实施例中，所述DSP芯片1具体包括目标检测模块，用于检测目标；恒虚警率检测模块(CFAR)，用于检测恒虚警率。所述目标检测模块包括动目标检测单元(MTD)，用于检测动目标。实施例四请参阅图3，在本实用新型的实施例中，所述FPGA芯片2具体包括数字振荡器21;与数字振荡器21连接的第一数字乘法器22和第二数字乘法器26 ；分别与第一数字乘法器22和第二数字乘法器26依次连接的低通滤波器(FIR) 23、 增益控制模块24、脉冲压缩模块25 ；所述DSP芯片1设置有用于控制所述数字振荡器21的频率、低通滤波器23的参 数、增益控制模块24的增益参数及所述脉冲压缩模块25的脉压参数的DSP控制接口 11。在本实用新型的实施例中，所述数字振荡器21、乘法器模块22和26、低通滤波器 23构成数字下变频单元，用于进行数字下变频。在本实用新型的实施例中，所述FPGA芯片2的频率设置信号输入引脚与DSP芯片 1的频率设置信号输出引脚相连接，所述DSP芯片1通过相连接的引脚将频率设置信号发送 给数字振荡器21。在本实用新型的实施例中，数字振荡器模块的输出端与乘法器模块22、26的的输 入端相连接。所述数字振荡器21，用于产生数字正弦信号序列和数字余弦信号序列。数字 振荡器21的振荡频率受频率字控制。在本实用新型的实施例中，第一乘法器22，用于混频模数转换器3输出的数字信 号及数字振荡器21产生的数字余弦信号序列。第二乘法器26，用于混频模数转换器3输出的数字信号及数字振荡器21产生的数 字正弦信号序列。在本实用新型的实施例中，FPGA芯片2的滤波器参数设置信号输入引脚与DSP芯 片1的滤波器参数设置信号输出引脚相连接，所述DSP芯片1通过相连接的引脚将滤波器 参数设置信号发送给低通滤波器23。在本实用新型的实施例中，低通滤波器模块23的滤波器的带宽取决于信号带宽。 滤波器的输出数据率FO = Fs/D。0为抽取率等于2、4、8、16、32、64。Fs为输入数据传输率 (等同于信号采样率)。在本实用新型的实施例中，FPGA芯片2的增益设置输入引脚与DSP芯片1的增益 设置输出引脚相连接，所述DSP芯片1通过相连接的引脚将增益设置信号发送给增益控制 模块24。增益控制模块24用于调整低通滤波器23的输出幅度。进一步的，增益控制模块24具体用于按每步0. 03dB调整低通滤波器23的输出幅度。在本实用新型的实施例中，FPGA芯片2的脉压参数设置输入引脚与DSP芯片1的脉压参数设置输出引脚相连接，所述DSP芯片1通过相连接的引脚将脉压参数设置信号发 送给脉冲压缩模块25。脉冲压缩模块25，用于脉冲压缩，以提高信噪比。在本实用新型的实施例中，脉冲压缩按时域脉压(卷积)做法进行，卷积阶数可设置。在本实用新型的实施例中，脉冲压缩模块25通过FPGA的I路输出引脚、Q路输出 引脚与DSP芯片的输入引脚相连接，用于传输脉冲压缩模块25输出的两路正交信号。在本实用新型的实施例中，FPGA芯片2内有如下寄存器并且需要预置①NCO的 频率字②抽取率③增益控制参数④脉压(采用时域脉压)阶数⑤脉压卷积系数(信号波形 参数)。全部寄存器采用DSP存储器映射方式预置。FPGA芯片2所有的功能模块和寄存器 加在一起构成预处理器。实施例五本实用新型实施例还提供了一种数字接收机，所述接收机装有上述的信号处理系 统。本实用新型的信号处理系统及数字接收机，通过作为信号处理系统的主处理器的 DSP芯片，来完成检测目标和恒虚警率这类条件跳转较多、数据流适中的运算，通过作为所 述DSP芯片的协处理器的FPGA芯片来完成数字下变频和脉冲压缩这类算法单一运算速度 要求较高，有效利用DSP芯片和FPGA芯片的优势，从而可有效的提高数据传输量和运算速度。而且具有架构灵活、可编程性好、可扩展性强及可靠性高等特点，具备优良的性 能。以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本 实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型 的保护范围之内。
8
权利要求一种信号处理系统，其特征在于，所述系统包括作为主处理器的、用于检测目标和恒虚警率的DSP芯片；与所述DSP芯片连接的、作为所述DSP芯片的协处理器的，用于数字下变频和脉冲压缩的FPGA芯片。
2.如权利要求1所述的信号处理系统，其特征在于，所述系统还包括 与所述FPGA连接的，用于将输入的模拟信号转换成数字信号的模数转换器。
3.如权利要求1所述的信号处理系统，其特征在于，所述DSP芯片具体包括 目标检测模块，用于检测目标；恒虚警率检测模块，用于检测恒虚警率。
4.如权利要求3所述的信号处理系统，其特征在于，所述目标检测模块包括 动目标检测单元，用于检测动目标。
5.如权利要求2所述的信号处理系统，其特征在于，所述FPGA芯片包括 用于产生数字正弦信号序列和数字余弦信号序列的数字振荡器；与数字振荡器连接的用于混频模数转换器输出的数字信号及数字振荡器产生的数字 余弦信号序列的第一数字乘法器和用于混频模数转换器输出的数字信号及数字振荡器产 生的数字正弦信号序列的第二数字乘法器；分别与第一数字乘法器和第二数字乘法器依次连接的低通滤波器、用于调整低通滤波 器的输出幅度的增益控制模块和用于脉冲压缩的脉冲压缩模块；所述DSP芯片设置有用于控制所述数字振荡器的频率、低通滤波器的参数、增益控制 模块的增益参数及所述脉冲压缩模块的脉压参数的DSP控制接口。
6.一种数字接收机，其特征在于，所述数字接收机装有信号处理系统，所述信号处理系 统包括作为主处理器的、用于检测目标和恒虚警率的DSP芯片；与所述DSP芯片连接的、作为所述DSP芯片的协处理器的，用于数字下变频和脉冲压缩 的FPGA芯片。
7.如权利要求6所述的数字接收机，其特征在于，所述信号处理系统还包括 与所述FPGA连接的，用于将输入的模拟信号转换成数字信号的模数转换器。
8.如权利要求6所述的数字接收机，其特征在于，所述DSP芯片具体包括 目标检测模块，用于检测目标；恒虚警率检测模块，用于检测恒虚警率。
9.如权利要求8所述的数字接收机，其特征在于，所述目标检测模块包括 动目标检测单元，用于检测动目标。
10.如权利要求7所述的数字接收机，其特征在于，所述FPGA芯片包括 用于产生数字正弦信号序列和数字余弦信号序列的数字振荡器；与数字振荡器连接的用于混频模数转换器输出的数字信号及数字振荡器产生的数字 余弦信号序列的第一数字乘法器和用于混频模数转换器输出的数字信号及数字振荡器产 生的数字正弦信号序列的第二数字乘法器；分别与第一数字乘法器和第二数字乘法器依次连接的低通滤波器、用于调整低通滤波 器的输出幅度的增益控制模块和用于脉冲压缩的脉冲压缩模块；所述DSP芯片设置有用于控制所述数字振荡器的频率、低通滤波器的参数、增益控制 模块的增益参数及所述脉冲压缩模块的脉压参数的DSP控制接口。
专利摘要本实用新型适用于信号处理技术领域，提供了一种信号处理系统及数字接收机，所述系统包括作为主处理器的、用于检测目标和恒虚警率的DSP芯片；与DSP芯片连接的、作为DSP芯片的协处理器的，用于数字下变频和脉冲压缩的FPGA芯片。本实用新型通过作为信号处理系统的主处理器的DSP芯片，来完成检测目标和恒虚警率这类条件跳转较多、数据流适中的运算，通过作为所述DSP芯片的协处理器的FPGA芯片来完成数字下变频和脉冲压缩这类算法单一运算速度要求较高，有效利用DSP芯片和FPGA芯片的优势，从而可有效的提高数据传输量和运算速度。而且具有架构灵活、可编程性好、可扩展性强及可靠性高等特点，具备优良的性能。
文档编号H04B1/00GK201733292SQ201020259818
公开日2011年2月2日 申请日期2010年7月14日 优先权日2010年7月14日
发明者郑伟亮 申请人:深圳信息职业技术学院