专利名称：一种支持多种现场总线协议的系统的制作方法
技术领域：
本实用新型涉及工业以太网自动化领域，尤其涉及一种支持多种现场总线协议的 系统。
背景技术：
工业以太网是用于工业自动化环境，符合IEEE 802. 3标准，按照IEEE802. ID “媒 体访问控制(MAC)网桥”规范和IEEE 802. IQ “局域网虚拟网桥”规范，对其没有进行任何 实时扩展实现的以太网。通过采用减轻以太网负荷、提高网络速度、采用交换式以太网和全 双工通信、采用数据控制、流量控制、时钟控制和同步控制等技术，现在的工业以太网基本 可以做到4 Ims的通信周期。由于工业以太网互连简单，实现信息网络的无缝连接，软件 硬件成本低廉，通信速率高，性能稳定，满足复杂度高规模大的系统通信，加之以太网技术 的不断发展，各大公司和标准组织纷纷提出各种提升工业以太网实时性的技术解决方案。 这些方案包括在国际上有由ControlNet国际组织CI、工业以太网协会IEA和开放的 DeyiceNet供应商协会ODVA等共同开发的工业网络标准Khernet/IP实时以太网技术； Modbus 组织和 IDAQnterface forDistributed Automation)集团联手开发Modbus-IDA 实 时以太网；Profibus International (PI)组织与hterbus Club联手合作开发与制定标准 PR0FINET实时工业以太网；由奥地利B&R公司于2001年开发的Ethernet PowerLink ；还有 由德国 Beckhoff 公司开发的 EtherCAT (Ethernet for Control Automation Technology)寸寸。在中国有用于工业测量与控制系统的以太网标准是在国家科技部“863”计划 的支持下，由浙江大学、清华大学等单位联合成立的标准起草工作组起草的EPA(Ethernet for Plant Automation)；有由广州数控、浙江中控、大连光洋等公司联合开发的 NCUC-BUS(Numerical controlsystems of machine tools Ptotocl specifications for NCUC-Bus fieldbus)。由于各个厂商推出不同的并具有自主产权而相互不为兼容的工业以太网，这造成 设备供应商如果要在一套设备上提供支持不同工业以太网方案的时候，要有支持不同工业 以太网的硬件和软件平台。这使得设备生产供应商的生产成本成倍增加。图1是现有技术 中传统工业以太网结构示意图，CPU通过控制以太网芯片进行数据传输，其中以太网芯片包 括MAC(媒介存取层)和PHY(物理控制层)，这种实现方法只能是针对不同工业以太网，采 用不同的专用以太网芯片，灵活性很差。图2是现有技术中基于FPGA的传统工业以太网结 构示意图，CPU通过控制FPGA来实现工业以太网的数据传输，其中FPGA实现以太网现场总 线的IP (intellectual property,知识产权)，里面包含以太网现场总线的MAC (媒介存取 控制层)以及其他数据链路控制。FPGA的可编程技术使得工业以太网变得灵活和更加具有 可定制性，但是由于传统上使用FPGA专用配置芯片以及配置方法使得片上配置的可重构 性受到很大的限制。一片FPGA芯片要配一片的FPGA专用配置芯片，或者多片FPGA芯片配
3一片FPGA专用配置芯片，但这几片FPGA芯片的功能要一样。要支持多种工业以太网的话 要用到逻辑资源很大的FPGA，这样硬件成本开销很大，要么就是直接采用各种以太网工业 总线的专用芯片，硬件成本更高。由于以上各种原因，目前支持多种现场总线协议的案例要么很难实现，要么就是 实现了但硬件成本非常昂贵。
实用新型内容本实用新型的目的在于克服现有技术的缺点和不足，提出一种支持多种现场总线 协议的系统，该系统可以实现使用一片FPGA就可以对多种工业以太网现场总线的支持。为了达到以上目的，本实用新型采用以下技术方案一种支持多种现场总线协议的系统，包括CPU模块、以太网物理层芯片PHY、网络 变压器、RJ45接口，所述一种支持多种现场总协议的系统还包括N0R_Flash存储器、FPGA模 块以及CPLD模块；所述FPGA模块分别与CPU模块、CPLD模块以及物理层芯片PHY相连接， 所述N0R_Flash存储器、CPU模块、CPLD模块依次相连，所述以太网物理层芯片PHY、网络变 压器以及RJ45接口依次相连。所述N0R_Flash存储器用于存储包括CPU模块的启动代码、运行程序和FPGA模块 的配置文件，以及一些非易失性的其他内容信息。 所述FPGA模块包括GSK_Link管理模块、CPU接口管理模块、时钟同步控制模块、 MII窜口寄存器管理模块、IEEE标准以太网MAC、数据接收模块、双口 RAM控制模块以及数 据发送模块，所述GSK_Link管理模块分别与CPU接口管理模块、时钟同步控制模块、MII窜 口寄存器管理模块、标准以太网MAC、数据接收模块、双口 RAM控制模块以及数据发送模块 相连接；所述双口 RAM控制模块分别与数据接收模块和数据发送模块相连接。所述的物理芯片PHY符合IEEE 802. 3标准。所述CPLD模块用于配置驱动电路中，所述配置驱动电路包括依次相连的N0R_ Flash存储器、CPU模块、CPLD模块以及FPGA模块；所述CPLD模块包括IO管脚nSTATUS、 nCONFIG、C0NF_D0NE、DATAO, DCLK, nCSO 和 ASDI ；所述 FPGA 模块包括 IO 管脚 nSTATUS、 nCONFIG、C0NF_D0NE、DATAO, DCLK, nCSO 和 ASDI ；所述 CPLD 模块中的 IO 管脚 nSTATUS、 nCONFIG和C0NF_D0NE分别通过10K欧姆电阻上拉连接到FPGA模块中的10管脚STATUS、 nCONFIG和C0NF_D0NE，所述CPLD模块中的10管脚DATA0、DCLK, nCSO和ASDI分别直连到 FPGA 模块中的 10 管脚 DATAO、DCLK、nCSO 和 ASDI。一种支持多种现场总线协议的实现方法，包括以下步骤(1)通过CPU模块对N0R_Flash存储器的存取控制，将生成各种包含工业以太网现 场总线的IP的FPGA模块的配置文件存储在N0R_Flash存储器中；(2)通过CPU模块对N0R_Flash存储器的存取控制，从N0R_Flash存储器中读取不 同的工业以太网的FPGA模块的配置文件；(3)将从N0R_Flash存储器中读取到的FPGA模块的配置文件写到CPLD模块中，并 通过CPLD模块对FPGA模块进行配置；(4)CPU模块在FPGA模块配置成功后对总线的初始化，传送工业以太网的设备参 数以及进行正常周期通信控制。[0019]所述步骤(3)中的CPLD模块对FPGA模块进行配置的流程具体包括(3-1)根据配置时序要求，在上电和复位的时候保持CPLD模块中的管脚nCONFIG 为低电平，其他IO管脚置三态高阻；(3-2)复位之后CPLD模块对其管脚nCONFIG应产生一个上升沿，启动FPGA模块配 置，然后检测FPGA模块的nSTATUS信号；(3-3) FPGA模块中的nSTATUS信号在FPGA模块正常就绪时被释放，由FPGA模块内 部上拉电阻拉至高电平，这时候说明FPGA模块可以接受配置文件；(3-4)检测到FPGA模块上的管脚nSTATUS为高电平时，在CPLD模块的管脚DCLK上 产生配置时钟，对应CPLD模块的管脚DATAO上同步送出配置数据，配置数据以字节为单位 从CPU模块写来的数据中读出，通过移位操作以串行比特流方式从CPLD模块的管脚DATAO 送出；(3-5)全部数据送出后，检测FPGA模块中的管脚C0NF_D0NE的状态，如为高电平说 明配置成功，若配置失败，重复步骤(3-1) (3-5)。本实用新型相对于现有技术，具有如下优点和有益效果1、本实用新型可以通过对FPGA模块的配置，实现对多种工业以太网的支持，使得 设计产品更加灵活；2、本实用新型满足对多种工业以太网的支持的同时，节约硬件资源的成本；3、本实用新型可以通过标准以太网访问CPU实现对硬件的远程升级，方便系统的 维护和更新。
图1是现有技术中传统工业以太网结构示意图；图2是现有技术中基于FPGA的传统工业以太网结构示意图；图3是本实用新型一种支持多种现场总线协议的系统的结构示意图；图4是本实用新型所述的CPLD模块对FPGA模块进行配置模块电路图；图5是本实用新型所述的NOR Flash存储器的存储内容分布图；图6是本实用新型所述的CPLD模块配置驱动电路流程图；图7是本实用新型实施例中的GSK_Link以太网现场总线FPGA模块结构示意图；图8是本实用新型实施例中的一种实现多种现场总线协议的方法流程图。
具体实施方式
下面结合实施例及附图对本实用新型作进一步详细的描述，但本实用新型的实施 方式不限于此。实施例如图3所示，本一种实现多种现场总线协议的系统包含CPU模块、NORFlash存储 器、CPLD模块、FPGA模块以及各种工业以太网物理层芯片PHY和其他外围器件如网络变压 器、RJ45接口，所述FPGA模块分别与CPU模块、CPLD模块以及物理层芯片PHY相连接，所述 N0R_Flash存储器、CPU模块、CPLD模块依次相连，所述以太网物理层芯片PHY、网络变压器 以及RJ45接口依次相连。[0040]所述NOR Flash存储器主要存储包括CPU的启动代码及运行程序和FPGA的配置 文件，还有一些非易失性的其他内容信息；所述CPLD模块实现对FPGA模块配置的驱动，包括数据时序控制，格式转换，流控 制和检验；所述FPGA模块包含有和CPU模块的数据接口模块，工业以太网现场总线的 IP (intellectual property，知识产权)模块以及相关的数据控制以及双口管理；所述以太网物理层芯片PHY主要是实现一些MII接口、载波检测、数据编码、时钟 合成恢复等功能；所述网络变压器和RJ45接口则是以太网的数据隔离和介质接口。如图4所示，CPLD模块对FPGA模块进行的配置模块电路，首先通过CPU模块可以 读取到固化在NOR Flash存储器的FPGA模块的配置文件，其文件格式可以为尾缀为.jic、. sof、.hex等格式。NOR Flash存储器选取容量大一点的，里面除了存放包含各种工业以太 网的FPGA模块的配置文件外，还固化了 CPU模块的启动代码和运行程序，如图5所示，CPU 模块在上电复位之后进行初始化后，根据用户选择，读取相对应含工业以太网总线的FPGA 配置文件，写到CPLD模块对FPGA模块进行配置。CPLD模块配置驱动流程流程图，如图6所示，配置时根据配置时序要求，首先在上 电和复位的时候保持CPLD模块中的管脚nCONFIG低电平，其他IO管脚置三态高阻。复位 之后CPLD模块对其管脚nCONFIG应产生一个上升沿，启动配置，然后检测FPGA模块中的 nSTATUS信号。nSTATUS信号在FPGA正常就绪被释放，由FPGA模块内部上拉电阻拉至高电 平，这时候说明FPGA可以接受配置文件。在检测FPGA模块中的管脚nSTATUS高电平就可以在CPLD模块中的管脚DCLK上 送配置时钟，对应CPLD模块中的管脚DATAO上同步送出配置数据。配置数据以字节为单位 从CPU模块写来的数据中读出，通过移位操作以串行比特流方式从CPLD模块的管脚DATAO 送出。全部数据送出后，检测FPGA模块的管脚C0NF_D0NE的状态，如为高电平说明配置成 功，否则配置失败，需要重新进行配置。对于FPGA模块，以GSK_Link以太网现场总线为例，支持GSK-Link的FPGA内部框 图，如图7所示，FPGA模块包括GSK_Link管理模块、CPU接口管理模块、时钟同步控制模 块、MII窜口寄存器管理模块、IEEE标准以太网MAC、数据接收模块、双口 RAM控制模块以及 数据发送模块，所述GSK_Link管理模块分别与CPU接口管理模块、时钟同步控制模块、MII 窜口寄存器管理模块、标准以太网MAC、数据接收模块、双口 RAM控制模块以及数据发送模 块相连接；所述双口 RAM控制模块分别与数据接收模块和数据发送模块相连接。所述的物理芯片PHY符合IEEE 802. 3标准。CPU接口管理模块主要管理与CPU模块与FPGA模块之间的数据接口，如地址译码 选择，读写控制，数据流控制等。时钟同步控制模块主要功能是进行主从设备之间的时间同步。因为数控设备如进 给伺服之间要求有严格的时钟同步，若各控制轴的进给伺服同步误差过大则会导致加工零 件变形。时钟同步控制模块则可以提供延迟测量和时钟同步的功能，对周期传输的参考时 钟进行控制以达到各个从站的同步协调。标准以太网MAC提供全标准的以太网MAC支持。[0053]MII串口寄存器管理模块是通过MII对以太网的物理层芯片内部寄存器访问的管 理模块。通过该串口寄存器管理模块可以对工作的以太网的模式以及相关的设置进行设 定，并检测网络的连接状态等。双口 RAM控制模块则是控制接收和发送数据的缓存，乒乓操作等，协调数据之间 的读写，解决数据访问的冲突，以达到快速可靠的数据流控制。数据接收模块主要是对接收的数据进行解包和校验等。数据发送模块主要是对要发送的数据进行打包和添加校验码等。GSK-Link管理模块则是对以上的几个模块CPU接口管理模块、时钟同步控制模 块、标准以太网MAC、MII串口寄存器管理模块、双口 RAM控制模块、数据接收模块和数据发 送模块的协调的控制。用Altera公司的软件QuartusII或者Xilinx的ISE把以上FPGA模块、引脚分配 和时序约束等编译综合生成SOF文件或者转换为其他格式的文件。根据各种格式要求的 相对应启起地址和长度可以把该文件写到NORFlash存储器相对应的存储地址空间，以供 FPGA配置用。那么通过FPGA模块的配置管脚映射到相对应的物理层芯片PHY就可以建立 支持GSK_Link以太网现场总线的数据通信网路硬件平台了。对于以上所述，同理，该方法适用于其他以太网现场总线的支持。通过用硬件高级 描述语言进行自制定设计工业以太网模块，或者购买不同厂商的工业以太网IP产权来获 得相关的知识产权如EtherNet/IP、EtherCAT或者是PowerLink等，再通过FPGA厂商提供 的软件对该知识产权进行编译综合便得到含不同工业以太网的FPGA配置文件。对于CPU模块软件实施部分，软件流程状态如图8所示，对于工业以太网部分，开 始上电复位，CPU对软件进行必要的初始化，若初始化失败则重新初始化；初始化成功根据 需求和硬件条件选择相对应的工业以太网总线；选择完毕，根据选择，获取相对应的数据格 式、文件长度和文件在存储器的开始地址读取相对应的文件；把读取到的文件写到CPLD模 块的缓冲区，并通知要对FPGA进行配置；若配置失败重新进行配置，若成功配置完成则进 入工业以太网的初始化状态，对该工业以太网进行初始化；初始化完成则对连接到该工业 以太网的设备进行必要的参数设置；设置完成则是进入正常的周期通信。上述实施例为本实用新型较佳的实施方式，但本实用新型的实施方式并不受上述 实施例的限制，其他的任何未背离本实用新型的精神实质与原理下所作的改变、修饰、替 代、组合、简化，均应为等效的置换方式，都包含在本实用新型的保护范围之内。
权利要求1.一种支持多种现场总线协议的系统，包括CPU模块、以太网物理层芯片PHY、网络变 压器、RJ45接口，其特征在于，所述支持多种现场总协议的系统还包括N0R_Flash存储器、 FPGA模块以及CPLD模块；所述FPGA模块分别与CPU模块、CPLD模块以及物理层芯片PHY 相连接，所述N0R_Flash存储器、CPU模块、CPLD模块依次相连，所述以太网物理层芯片PHY、 网络变压器以及RJ45接口依次相连。
2.根据权利要求1所述的一种支持多种现场总线协议的系统，其特征在于，所述FPGA 模块包括GSK_Link管理模块、CPU接口管理模块、时钟同步控制模块、MII窜口寄存器管理 模块、IEEE标准以太网MAC、数据接收模块、双口 RAM控制模块以及数据发送模块，所述GSK_ Link管理模块分别与CPU接口管理模块、时钟同步控制模块、MII窜口寄存器管理模块、标 准以太网MAC、数据接收模块、双口 RAM控制模块以及数据发送模块相连接；所述双口 RAM 控制模块分别与数据接收模块和数据发送模块相连接。
3.根据权利要求1所述的一种支持多种现场总线协议的系统，其特征在于，所述CPLD 模块用于配置驱动电路中，所述配置驱动电路包括依次相连的N0R_Flash存储器、CPU模 块、CPLD模块以及FPGA模块；所述CPLD模块包括IO管脚nSTATUS、nCONFIG、C0NF_D0NE、 DATAO, DCLK, nCSO 和 ASDI ；所述 CPLD 模块包括 IO 管脚 nSTATUS、nCONFIG、C0NF_D0NE、 DATAO, DCLK, nCSO 禾口 ASDI ；所述 FPGA 模块包括 IO 管脚 nSTATUS、nCONFIG、C0NF_D0NE、 DATAO、DCLK、nCS0 和 ASDI ；所述 CPLD 模块中的 10 管脚 nSTATUS、nCONFIG 和 C0NF_D0NE 分 别通过10K欧姆电阻上拉连接到FPGA模块中的10管脚STATUS、nCONFIG和C0NF_D0NE， 所述CPLD模块中的10管脚DATA0、DCLK, nCSO和ASDI分别直连到FPGA模块中的10管脚 DATAO、DCLK、nCSO 禾P ASDI。
专利摘要本实用新型提供了一种支持多种现场总线协议的系统，包括CPU模块、以太网物理层芯片PHY、网络变压器、RJ45接口，还包括NOR_Flash存储器、FPGA模块以及CPLD模块；所述FPGA模块分别与CPU模块、CPLD模块以及物理层芯片PHY相连接，所述NOR_Flash存储器、CPU模块、CPLD模块依次相连，所述以太网物理层芯片PHY、网络变压器以及RJ45接口依次相连。本实用新型系统大大减少了硬件使用资源，降低了硬件的成本，提高了硬件使用效率，在现实生产中创造了很高的效益。
文档编号H04L29/06GK201860344SQ201020570289
公开日2011年6月8日 申请日期2010年10月21日 优先权日2010年10月21日
发明者何英武, 张建军, 莫元劲, 黄水永 申请人:广州数控设备有限公司