一种高低速总线通讯方法及装置的制造方法
【技术领域】
[0001]本发明主要涉及通讯技术领域，特指一种高低速总线通讯方法及装置。
【背景技术】
[0002]在多节点进行重联通讯中，高低速总线的数据交换是关键的环节。在轨道交通、矿业、冶金以及无线电通讯等行业都涉及高低速总线的数据交换。该项技术已经成为通讯系统性能是否优良的关键的衡量标准之一。目前通常采用硬件双口 RAM芯片进行高低速总线的数据交换，价格较为昂贵，导致硬件成本的上升；另外此种硬件的门电路逻辑复杂，系统稳定性差；应用FPGA进行高低速总线的数据交换也并不支持地址区自动切换和多节点对总线进行分时复用。
【发明内容】
[0003]本发明要解决的技术问题就在于:针对现有技术存在的技术问题，本发明提供一种操作简便、实时性好以及多节点时分复用的高低速总线通讯方法，并相应提供一种结构简单、集成度高、稳定性好的高低速总线通讯装置。
[0004]为解决上述技术问题，本发明提出的技术方案为:
一种高低速总线通讯方法，包括高速总线的写操作和读操作，其中写操作包括以下步骤:
511、高速总线选择写操作，对高速总线上的高速并行数据进行地址译码；
512、对第一存储单元分配写操作令牌，经过地址译码的高速并行数据写入第一存储单元内；
513、高速并行数据经过并串转换后转换为低速串行数据写入低速总线；
514、第一存储单元释放写操作令牌；
其中读操作包括以下步骤:
521、高速总线选择读操作，对第二存储单元分配写操作令牌；
522、动态侦听低速总线并选通相应的低速总线节点，对应的低速串行数据经过串并转换后转换为高速并行数据写入第二存储单元，然后经过数据缓冲处理写入高速总线；
523、第二存储单元释放读操作令牌。
[0005]作为上述技术方案的进一步改进:
所述步骤S22中，对低速总线各个节点的数据包的帧长和帧头进行动态侦听，从而将不同节点的数据包存储在第二存储单元的不同地址区。
[0006]所述高速总线以及低速总线均采用八倍于系统所设定波特率的采样时钟对数据进行采样或发送以保证收发时序同步。
[0007]所述第一存储单元和第二存储单元均包括命令区、接收数据区以及发送数据区，所述接收数据区以及发送数据区根据串口数据的帧数以及帧长进行分配。
[0008]所述步骤Sll中，采用格雷码进行地址递推译码。
[0009]本发明还相应公开了一种高低速总线通讯装置，包括控制逻辑模块、令牌分区模块、地址译码模块、串并转换模块、并串转换模块以及数据缓冲模块，所述地址译码模块、第一存储单元以及并串转换模块依次相连，所述串并转换模块、第二存储单元以及数据缓冲模块依次相连，所述令牌分区模块与所述第一存储单元和第二存储单元相连，所述控制逻辑模块与各模块分别相连；
当高速总线进行写操作时，控制逻辑模块将高速总线上的高速并行数据发送给地址译码模块进行地址译码；控制逻辑模块控制令牌分区模块对第一存储单元分配写操作令牌，经过地址译码的高速并行数据写入第一存储单元内；高速并行数据经过并串转换模块后转换为低速串行数据写入低速总线；控制逻辑模块控制令牌分区模块对第一存储单元释放写操作令牌；
当高速总线选择读操作时，控制逻辑模块控制令牌分区模块对第二存储单元分配写操作令牌；动态侦听低速总线并选通相应的低速总线节点，对应的低速串行数据经过串并转换模块后转换为高速并行数据写入第二存储单元，然后经过数据缓冲模块写入高速总线；逻辑控制模块控制令牌分区模块对第二存储单元释放读操作令牌。
[0010]作为上述技术方案的进一步改进:
所述控制逻辑模块为现场可编辑门阵列FPGA。
[0011]所述第一存储单元以及第二存储单元均为双口 RAM。
[0012]与现有技术相比，本发明的优点在于:
本发明的高低速总线通讯方法，在高速总线侧和低速总线侧采用令牌传递方案，在对存储单元进行读写操作之前首先需要获得令牌，即在获得访问权后才能对存储单元进行读写，可以灵活地配置应用协议的数据内容；而且当多节点同时访问高低速总线时，总线可以做到时分复用，即有效数据可以快速进入预先设置好的存储区间，不需要其他处理器提供等待时间。本发明的方法将读写操作分别对应一个独立的存储单元，而且不同节点的数据包存储在存储单元中不同地址区，即非竞争模式，避免了高低速总线同时访问同一地址单元，使高低速总线两侧的读写操作分别是在不同的地址空间内进行，各个节点之间互不影响。本发明的装置不仅具有如上方法所述的优点，而且本发明的装置将地址译码、数据缓存、时序逻辑等模块单元进行合成，增强了系统的集成度与稳定性。
【附图说明】
[0013]图1为本发明方法的流程示意图。
[0014]图2为本发明方法中多节点轮询方法流程图。
[0015]图3为本发明方法中操作令牌的传递方法流程图。
[0016]图4为本发明装置的方框结构示意图。
[0017]图中标号表示:1、控制逻辑模块；2、地址译码模块；3、第一存储单元；4、并串转换模块；5、串并转换模块；6、第二存储单元；7、数据缓冲模块；8、令牌分区模块。
【具体实施方式】
[0018]以下结合说明书附图和具体实施例对本发明作进一步描述。
[0019]如图1至图4所示，本实施例的高低速总线通讯方法，包括高速总线(CPU)的写操作和读操作，其中写操作包括以下步骤:
511、高速总线选择写操作，对高速总线上的高速并行数据进行地址译码；
512、对第一存储单元3分配写操作令牌，经过地址译码的高速并行数据写入第一存储单元3内；
513、高速并行数据经过并串转换后转换为低速串行数据写入低速总线；
514、第一存储单元3释放写操作令牌；
其中读操作包括:
521、高速总线选择读操作，对第二存储单元6分配写操作令牌；
522、动态侦听低速总线并选通相应的低速总线节点，对应的低速串行数据经过串并转换后转换为高速并行数据写入第二存储单元6，然后经过数据缓冲处理写入高速总线；
523、第二存储单元6释放读操作令牌。
[0020]本发明的高低速总线通讯方法，在高速总线侧和低速总线侧采用令牌传递方案，在对存储单元进行读写操作之前首先需要获得令牌，即在获得访问权后才能对存储单元进行读写，可以灵活地配置应用协议的数据内容；而且当多节点同时访问高低速总线时，总线可以做到时分复用，即有效数据可以快速进入预先设置好的存储区间，不需要其他处理器提供等待时间。
[0021]如图2所示，本实施例中，步骤S22中，对低速总线各个节点的数据包的帧长和帧头进行动态侦听，从而将不同节点的数据包存储在第二存储单元6的不同地址区；本发明采用此种非竞争设计模式，避免了高低速总线同时访问同一地址单元，使高低速总线两侧的读写操作分别是在不同的地址空间内进行，各个节点之间互不影响；通过特定地址进行令牌握手，实时性好；地址分区访问，高速总线与多节点串口总线进行分区访问；多节点时分复用进行通讯，高速总线动态侦听总线，允许多节点依次访问总线。
[0022]本实施例中，高速总线以及低速总线均采用八倍于系统所设定波特率的采样时钟对数据进行采样和发送以保证收发时序同步。
[0023]本实施例中，第一存储单元3 (双口 ram2 )和第二存储单元6 (双口 rami)均包括命令区、接收数据区以及发送数据区，接收数据区和发送数据区可以根据串口数据的