专利名称：成像装置和成像系统的制作方法
技术领域：
本发明涉及成像装置，并且，特别涉及具有与像素阵列的列对应地设置的信号处理电路的成像装置。
背景技术：
公知的成像装置具有用于具有矩阵形式的像素的阵列的像素阵列中的每一列或多个列的信号处理电路，并且，并行地执行信号处理。信号处理电路对于从像素输出的信号执行诸如相关双重采样(⑶s)和偏移调整、放大、模拟/数字转换(A/D转换)的处理。例如，日本专利公开No. 2007-060036公开了用于供给驱动多个信号处理电路的驱动信号的方法。根据日本专利公开No. 2007-060036，在多个信号处理电路的组内，串联连接传输驱动信号的缓冲元件，以减少峰值电流和缓冲元件的数量。 但是，在日本专利公开No. 2007-060036中描述的配置具有用于各信号处理电路的缓冲元件，这使缓冲元件的数量与信号处理电路的数量成比例地增加。并且，当在半导体基板上形成时，芯片面积增加。信号处理电路的组内的驱动信号的延迟供给可要求将操作时序余量(t imi ngmargin)设为更长。换句话说，难以增加操作速度。
发明内容
根据本发明的一个方面的成像装置包括像素阵列；多个信号处理单元，所述多个信号处理单元中的每一个与像素阵列的列对应地设置；和驱动信号传输单元，传输驱动信号处理单元的驱动信号。在该情况下，驱动信号传输单元包含多个第一缓冲电路和多个第二缓冲电路，第一缓冲电路中的一个的输出端子与第一缓冲电路中的另一个和第二缓冲电路中的一个的输入端子连接，并且，第二缓冲电路供给所述多个信号处理单元的驱动信号。根据本发明的另一方面的一种成像装置包括像素阵列；多个信号处理单元组，所述多个信号处理单元组中的每一个包含S (大于2的自然数)个信号处理单元；和驱动信号传输单兀，传输驱动信号处理单兀的驱动信号。在该情况下，驱动信号传输单兀包含多个第一缓冲电路和多个第二缓冲电路，第一缓冲电路中的一个的输出端子与第一缓冲电路中的另一个和第二缓冲电路中的一个的输入端子连接，并且，第二缓冲电路中的每一个向相互不同的信号处理单元组供给驱动信号。参照附图阅读示例性实施例的以下描述，本发明的其它特征将变得清晰。
图I示出根据第一实施例的成像装置的示例性配置。图2示出根据第一实施例的信号处理单元和驱动信号传输单元的示例性配置。图3示出根据第一实施例的信号之间的相位关系。
图4是示出像素的示例性配置的等效电路图。图5示出包含于信号处理电路中的放大器和传送单元的示例性配置。图6示出根据第二实施例的成像装置的示例性配置。图7示出根据第二实施例的信号之间的相位关系。图8示出根据第二实施例的成像装置的另一示例性配置。图9示出根据第三实施例的信号处理电路和驱动信号传输单元的示例性配置。图10示出根据第四实施例的成像系统的示例性配置。
具体实施例方式图I示出根据本发明的第一实施例的成像装置的示例性配置。以下将描述具有m行Xn列的像素101的像素阵列100、和像素阵列100的各列中的信号处理电路102的示例
性配置。像素101中的每一个包含光电转换单元，并将根据通过光电转换获取的电荷量的信号输出到信号线VL。行选择电路103以行为单位控制像素101的操作，并且控制包含像素101的复位和/或信号读取的操作。作为信号处理单元组的信号处理电路组104包含多个信号处理电路102并处理通过信号线VL传输的信号。信号处理电路102可具有利用⑶S的噪声降低、信号放大和A/D转换的功能。具有A/D转换功能的配置可包含用于暂时保持得自A/D转换的数字信号的诸如SRAM (静态随机存取存储器)的数字存储器。信号处理电路102响应驱动信号的供给而操作。在驱动信号产生单元105中产生的驱动信号通过驱动信号传输单兀106和109被传输到信号处理电路102。在这种情况下，例如，作为信号处理单元的信号处理电路102中的每一个包含通过不同的驱动信号被驱动的A/D转换器和数字存储器。如图I所示，公共驱动信号被供给到包含于一个信号处理电路组104中的多个信号处理电路102。从信号处理电路102中的一个输出的信号通过传送单兀111被传输到输出单兀112，并且从输出端子113被传输到随后的电路。传送单元111包含与像素阵列100的列对应的移位寄存器或解码器，并具有选择向输出单元112传输信号的信号处理电路102的功能。传送单元111响应在驱动信号产生单元105中产生并通过驱动信号传输单元110供给的驱动信号操作。下面，将详细描述驱动信号传输单兀106、109和110。驱动信号传输单兀106具有多个缓冲块107。对于信号处理电路组104中的每一个设置一个缓冲块107。缓冲块107中的每一个包含第一缓冲电路108-1和第二缓冲电路108-2。第一缓冲电路的输出与包含于另一缓冲块107中的第一和第二缓冲电路的输入连接。第二缓冲电路108-2的输出被并行地给予相应的信号处理电路组104的多个信号处理电路。换句话说，驱动信号传输单元106被配置为多个第一缓冲电路108-1串联连接，并且，与第一缓冲电路108-1并行地设置第二缓冲电路108-2。即，第一缓冲电路108-1中的任一个向另一第一缓冲电路108-1和相应的第二缓冲电路108-2供给驱动信号。与驱动信号传输单兀106类似,驱动信号传输单兀109包含第一和第二缓冲电路。第二缓冲电路向多个信号处理电路102供给驱动信号。图2是不出信号处理电路组104中的任一个和与其相关的驱动信号传输单兀106和109的缓冲块之间的连接关系的框图。在这种情况下，例如，信号处理电路组104包含三个信号处理电路102。信号处理电路102中的每一个包含A/D转换器201和数字存储器202。驱动信号传输单元109的第二缓冲电路向三个数字存储器202供给驱动信号。驱动信号传输单元106的第二缓冲电路向三个A/D转换器201供给驱动信号。与驱动信号传输单兀106类似,作为第三驱动信号传输单兀的驱动信号传输单兀110包含第一和第二缓冲电路。第二缓冲电路向传送块供给驱动信号。例如，各传送块可包含多个移位寄存器，并且，公共驱动信号被供给到它们。根据本实施例的配置，由于第二缓冲电路向多个信号处理电路以及传送块供给驱动信号，因此，可以缩短操作时序余量，并且，可以防止缓冲电路的数量增加。被从一个第二缓冲电路供给驱动信号的信号处理电路或传送块同时操作。但是，被从不同的第二缓冲电路供给驱动信号的信号处理电路在不同的定时操作，这可抑制峰值电流。当信号处理电路102包含A/D转换器和数字存储器时，从公共第二缓冲电路向多个信号处理电路102供给驱动信号尤其有效。这是由于，可要求A/D转换器的比较器与数字 存储器同步操作，因此，可要求维持驱动信号之间的相位关系。在本实施例中，由于驱动信号传输单元106与109的缓冲块向同一信号处理电路组104供给驱动信号，因此，可以在信号处理电路组104中维持驱动信号之间的相位关系。换句话说，可以更容易地控制信号相位。根据本实施例，例如，作为第一驱动信号传输单元的驱动信号传输单元106和作为第二驱动信号传输单元的驱动信号传输单元109包含相等数量的第一缓冲电路，这允许在它们之间出现相等的延迟时间。表达方式“相等的延迟时间”指的是在驱动信号具有频率F[Hz]的情况下通过两个驱动信号传输单元传输的信号之间的在一个周期内的相位差。下面，将在信号处理电路102包含A/D转换器的情况下，描述信号处理电路组104的数量S。在已知的A/D转换器中，要被转换的模拟信号和随着时间的过去斜着改变的基准信号被输入到比较器，并且，在从基准信号的改变的开始到模拟信号与基准信号之间的大小关系反转的时段中，对输入到计数器的时钟的数量计数。当具有这种配置的多个A/D转换器被设置并且要给予A/D转换器的时钟信号延迟一个周期或更多时，从相同电平的模拟信号产生不同的数字信号。在成像装置中，这可沿行方向在图像中表现为阴影。图3示出驱动信号传输单元和节点A D处的信号的波形。这里假定，例如，要通过驱动信号传输单元传输的信号是用于控制A/D转换器中的计数操作的时钟信号。当时钟信号具有频率F[Hz]并且在所有的信号处理电路102之间出现等于一个周期、即1/F[sec]或更大的相位差时，A/D转换结果可在信号处理电路之间不同。将在这种约束下考虑在第一缓冲电路中出现的延迟时间为tl[sec]并且在第二缓冲电路中出现的延迟时间为t2[sec]并且存在N个信号处理电路102的情况。假定节点A接收从驱动信号产生单元105输出的驱动信号。并且假定节点B是第一缓冲电路的随后一级、节点C是通过节点B的节点并且节点D是通过最终的第二缓冲电路的节点，由于以上的约束，因此可在节点A和节点D之间要求比1/F[sec]短的延迟时间。这可在数学上表达为式(I)。(N/S-l) Xtl+t2<l/F (I)使得信号处理电路组104的数量S为满足式(I)的自然数的设计可防止出现阴影。尽管已出于解释的目的描述了 A/D转换器的时钟信号，但是在除A/D转换器之外的其它情况中也优选地满足该条件。图4是示出像素101中的一个的示例性配置的等效电路图。像素101具有光电转换单元H)、传送晶体管TX、复位晶体管RES、放大器晶体管SF和选择晶体管SEL。当传送开关TX被传送脉冲PTX驱动并进入导通时，在光电转换单元H)中产生的电荷被传送到放大器晶体管SF的控制电极的节点FD。当复位开关RES被复位脉冲PRES驱动并进入导通时，节点FD被复位为电源电压VDD。当行选择开关SEL被行选择脉冲PSEL驱动并进入导通时，放大器晶体管形成未示出的恒流源和源跟随器电路，并且向信号线VL输出根据节点FD的电势的信号。图5示出包含于信号处理电路中的放大器和传送单元的示例性配置。放大器130包含差分放大器DIF、输入电容CO、反馈电容121a 121c和短路开关1009。可通过信 号XI、X2或X4选择连接在差分放大器DIF的反相输入端子与输出端子之间的反馈电容。放大器130的增益依赖于该电容与输入电容CO的电容值之间的比。当短路开关1009 进入导通时，差分放大器DIF作为电压跟随器操作。在这种情况下，可以使用输出和输入电容以箝位从像素输出的信号。这允许减少在像素中出现的噪声。传送单元包含保持电容112s和112η。使得它们中的一个保持放大器130的偏移，并且，使得另一个保持通过放大器130放大的信号。例如，通过设置在输出单元中的差分放大器去除它们之间的差可减少放大器103的偏移。当信号处理电路包含A/D转换器时，通过消除保持电容，它可作为数字信号被处理。如上所述，根据本实施例，可抑制缓冲元件的数量的增加，并且可增加操作速度。图6示出根据本发明的第二实施例的成像装置的示例性配置。与图I所示的配置的不同在于，驱动信号传输单元109被驱动信号传输单元401替代。以下将描述与第一实施例的不同。根据第一实施例，驱动信号传输单元109的一个缓冲块被设置用于三个列中的信号处理电路102。另一方面，根据本实施例，驱动信号传输单元401的一个缓冲块被设置用于2S个列中的信号处理电路102。根据第一实施例，可要求通过驱动信号传输单元109传输的驱动信号与通过驱动信号传输单元106传输的高频率驱动信号维持相位关系。因而，驱动信号传输单兀109对于数量与驱动信号传输单兀106的信号处理电路102的数量相同的信号处理电路102具有一个缓冲块。另一方面，当通过驱动信号传输单元401传输的信号具有低频率时，可在驱动信号传输单元401中包含数量比用于传输高频率驱动信号的驱动信号传输单元106的缓冲块的数量少的缓冲块。在不要求通过不同的驱动信号传输单元传输的驱动信号具有相同的相位的情况下，这同样成立。为了与第一实施例比较，图7示出通过驱动信号传输单元106、109和401传输的驱动信号的波形。在通过驱动信号传输单元106和109传输的驱动信号之间维持相位关系。另一方面，在通过驱动信号传输单兀106和401传输的驱动信号之间不维持相位关系。通过驱动信号传输单元401传输的驱动信号的例子可包含当信号处理电路102包含⑶S电路时⑶S电路的操作所需要的信号、在包含ADC时用于将比较器复位的信号、以及用于将数字存储器复位或锁存计数值的信号。在信号处理电路102的一些配置中，如图8所示，一个缓冲电路601或602可向所有列中的信号处理电路102供给信号。信号的例子可包含用于设定包含于信号处理电路102中的放大器的增益的信号、用于指定操作模式的信号和移位寄存器的开始脉冲。换句话说，作为通过相同数量的缓冲块传输供给到信号处理电路102的所有信号的替代，可根据驱动信号的类型设定包含于驱动信号传输单元中的缓冲电路的数量。因此，由缓冲电路占据的面积和功耗可被优化。参照图9，描述本发明的第三实施例。图9示出信号处理电路组104的示例性配置。有时可要求与得自从驱动信号传输单元106供给的驱动信号的倍增或分割的信号相关的相位管理。因此，本实施例还包括频率转换单元701。由于包含于驱动信号传输单元中的缓冲电路具有变化和不同的寄生负载，因此，尤其当驱动信号具有高的频率时，维持驱动信号之间的相位关系是困难的。另一方面，根据本实施例，频率转换单元701的使用有利于维持相位关系。例如，频率转换单元可以是PLL电路或时钟分频(clock division)电路。 例如，可以在半导体基板上形成根据上述的实施例的成像装置。可以在与用于像素阵列、信号处理单元和驱动信号传输单元的半导体基板分开的半导体基板上设置驱动信号产生单元，而不需要在一个基板上设置所有的元件。下面，将参照图10示意性地描述根据第四实施例的成像系统。例如，成像系统1000可包含光学单元1010、成像装置1001、视频信号处理控制单元1030、记录/通信单元1040、定时控制单元1050、系统控制单元1060和再现/显示单元1070。成像装置1001可以是根据上述的实施例中的任一个描述的成像装置。作为诸如透镜的光学系统的光学单元1010在成像装置1001的其中二维排列多个像素的像素阵列上形成来自被照体的光的图像，并形成被照体的图像。成像装置1001在基于来自定时控制单元1050的信号的定时输出根据在像素阵列上形成的光的信号。从成像装置1001输出的信号被输入到作为视频信号处理单元的视频信号处理控制单元1030。视频信号处理控制单元1030通过由程序确定的方法对于输入的电信号执行诸如AD转换的处理。得自视频信号处理控制单元的处理的信号作为图像数据被馈送到记录/通信单元1040。记录/通信单元1040将用于形成图像的信号转送到再现/显示单元1070，并且，导致再现/显示单元1070再现/显示运动图片或静止图像。响应来自视频信号处理控制单元1030的信号，记录/通信单元还与系统控制单元1060通信，并且在未示出的记录介质上记录用于形成图像的信号。系统控制单元1060总体控制成像系统的操作，并且控制光学单元1010、定时控制单元1050、记录/通信单元1040和再现/显示单元1070的驱动。例如，系统控制单元1060还包含为记录介质的未示出的存储器件，并且，在其中记录用于控制成像系统的操作的程序。系统控制单元1060供给在成像系统内用于根据例如用户的操作切换驱动模式的信号。具体而言，例如，用户的操作可以是要被读取或被复位的行的改变、伴随电子变焦的场角的改变、伴随电子图像稳定化的场角的偏移。定时控制单元1050在作为控制单元的系统控制单元1060的控制下控制用于成像装置1001和视频信号处理控制单元1030的驱动定时。视频信号处理控制单元1030根据实施例中的任一个保持校正系数，并对于从成像装置1001输出的信号执行校正处理。
虽然已参照示例性实施例说明了本发明，但应理解，本发明不限于公开的示例性
实施例。以下的权利要求的范围应被赋予最宽的解释以包含所有的这样的变更方式、等同的结构和功能。
权利要求
1.一种成像装置，包括 像素阵列； 多个信号处理单元，所述多个信号处理单元中的每一个与像素阵列的列对应地设置；和 驱动信号传输单兀，传输驱动信号处理单兀的驱动信号， 其中，驱动信号传输单元包含多个第一缓冲电路和多个第二缓冲电路， 第一缓冲电路中的一个的输出端子与第一缓冲电路中的另一个和第二缓冲电路中的一个的输入端子连接，并且， 第二缓冲电路供给所述多个信号处理单元的驱动信号。
2.根据权利要求I的成像装置，其中，驱动信号传输单元包含第一驱动信号传输单元和第二驱动信号传输单元，并且， 第一驱动信号传输单元和第二驱动信号传输单元具有相同数量的第二缓冲电路。
3.根据权利要求I的成像装置，其中， 驱动信号传输单兀包含第一驱动信号传输单兀和第二驱动信号传输单兀， 与第一驱动信号传输单元相比，第二驱动信号传输单元包含较少的第二缓冲电路，并且， 与第一驱动信号传输单元相比，第二驱动信号传输单元传输具有较低的频率的驱动信号。
4.根据权利要求3的成像装置，还包括向所述多个信号处理单元供给驱动信号的第三驱动信号传输单兀， 其中，与第二驱动信号传输单元相比，第三驱动信号传输单元传输具有更低的频率的驱动信号。
5.根据权利要求I的成像装置，其中，驱动信号传输单元包含第一驱动信号传输单元和第二驱动信号传输单元，并且， 第一驱动信号传输单元和第二驱动信号传输单元具有相等的延迟时间。
6.根据权利要求I的成像装置，还包括转换从第二缓冲电路供给的驱动信号的频率的频率转换单元。
7.根据权利要求6的成像装置，其中，频率转换单元包含时钟分频电路或PLL电路。
8.根据权利要求I的成像装置，其中，信号处理单元对于从像素阵列输出的信号具有噪声降低、放大和A/D转换中的至少一种功能。
9.根据权利要求I的成像装置，还包括 输出单元；和 将从信号处理单元输出的信号传送到输出单元的传送单元， 其中，传送单元通过移位寄存器或解码器选择用以向输出单元传送信号的信号处理单J Li ο
10.根据权利要求9的成像装置，其中，驱动信号传输单元还向传送单元供给驱动信号。
11.根据权利要求I的成像装置，还包括产生驱动信号并将其供给到驱动信号传输单元的驱动信号产生单元。
12.根据权利要求I的成像装置，其中，成像装置在半导体基板上形成。
13.一种成像装置，包括 像素阵列； 多个信号处理单元组，所述多个信号处理单元组中的每一个包含S (大于2的自然数)个信号处理单元；和 驱动信号传输单兀，传输驱动信号处理单兀的驱动信号， 其中，驱动信号传输单元包含多个第一缓冲电路和多个第二缓冲电路， 第一缓冲电路中的一个的输出端子与第一缓冲电路中的另一个和第二缓冲电路中的一个的输入端子连接，并且， 第二缓冲电路中的每一个向相互不同的信号处理单元组供给驱动信号。
14.根据权利要求13的成像装置，其中，S满足以下的关系 (N/S-l) Xtl+t2〈l/F 这里， 信号处理单元的数量等于N， 通过第一缓冲电路的信号的延迟时间为tl， 通过第二缓冲电路的信号的延迟时间为t2，并且 F是驱动彳目号的频率。
15.—种成像系统,包括 根据权利要求I或13的成像装置； 在所述成像装置的所述像素阵列上形成图像的光学系统；和 处理从成像装置输出的信号并产生图像数据的视频信号处理单元。
全文摘要
本发明公开了成像装置和成像系统。由于常规上已知的成像装置包括用于各信号处理电路的缓冲元件，因此，缓冲元件的数量与信号处理电路的数量成比例地增加。多个信号处理电路的组内的驱动信号的延迟供给会要求将操作定时余量设为更长。换句话说，难以增加操作速度。设置串联连接的第一缓冲电路和与第一缓冲电路并联连接的第二缓冲电路，并且，一个第二缓冲电路向多个信号处理单元供给驱动信号。
文档编号H04N5/378GK102821257SQ20121018213
公开日2012年12月12日 申请日期2012年6月5日 优先权日2011年6月10日
发明者小林大祐, 山崎善一 申请人:佳能株式会社