专利名称：基于预测编码的cmos数字像素传感器噪声消除装置的制作方法
技术领域：
本发明涉及CMOS图像传感器，尤其涉及基于预测编码的CMOS数字像素传感器(Digital Pixel Sensor, DPS)中消除kTC噪声和固定模式噪声的方法,具体讲,涉及基于预测编码的CMOS数字像素传感器噪声消除方法。
背景技术：
随着CMOSエ艺和图像传感器技术的不断完善，具有数字化、智能化像素的CMOS图像传感器发展迅速。CMOS DPS比传统的CMOS图像传感器有全并行处理、信噪比高、功耗低、寄生效应小等优势。其中，基于预测编码的CMOS DPS能够同步实现图像压缩和像 素级A/D，大大提高了像素填充因子，进ー步改善了 CMOS DPS性能，成为CMOS DPS技术的主要发展趋势。任何图像都有许多由信息相同或相近的相邻像素组成的区域。基于预测编码的CM0SDPS利用图像在空间上的相关性，以传统的脉冲宽度调制(Pulse WidthModulation, PWM)数字像素为基础，将整个像素阵列视为一定规模的相邻像素子阵列组成的区域集合。如图I所示，在每个方块中取出最亮像素的积分时间作为该方块的预测值，进行8-bit计数值存储；其余像素只采集其与最亮像素积分时间的差值，对这一差值进行2-bit量化、存储。这样就实现了图像传感器的同歩数据压缩和模数转换，通过传输、处理小幅度的差值可以减少数据冗余，使每个像素中的存储器位数減少至2-bit。该系统的整体架构如图2所示。传感器像素阵列为方阵结构，以4X4相邻像素为单位进行分组，将整个阵列分成若干个方块。每个方块由16个PWM数字像素构成。行/列选通控制电路与各个方块相连，在像素读出阶段以方块为单位进行扫描，以读出单元块的存储数据。外部有全局计数器与每个方块的块级计数器数据输入端相连接。PWM数字像素电路由图3所示，包括复位管、光电ニ极管PD、像素级比较器和2-bit像素级存储器。由于CMOSエ艺上的缺陷和CMOS DPS的エ作特点，CMOS DPS中存在由像素复位操作产生的热噪声(即kTC噪声)以及由失调引起的固定模式噪声(Fixed PatternNoise, FPN)，严重影响着传感器的图像质量。因此，需要对CMOS DPS进行噪声抑制。但是，现有的相关双采样(Correlated Double Sample,⑶S)技术不适用于基于预测编码的CMOSDPS。为了获得高性能的传感器，必须设法消除基于预测编码的CMOS DPS中的噪声。
发明内容
本发明g在克服现有技术的不足，消除kTC噪声和FPN，并且尽可能地减小新增电路对填充因子的影响，同时保证系统同步数字读出的特性，提供ー种基于预测编码的CMOS数字像素传感器噪声消除方法，为达到上述目的，本发明采取的技术方案是，基于预测编码消除噪声的CMOS数字像素传感器，包括传感器像素阵列划分为4X4的方块，每个方块电路结构相同，包括4X4个PWM数字像素、I个2-bit块级计数器、2个8-bit块级存储器即低參考电压块级存储器和高參考电压块级存储器，以及逻辑控制模块；每个PWM数字像素电路包括复位管、光电ニ极管ro、像素级比较器和2-bit像素级存储器；PWM数字像素通过复位管复位后，将像素级比较器的參考电压先接入较高电压，像素级比较器将光电ニ极管ro节点电压先与高參考电压相比较，当ro节点电压小于高參考电压时，比较器输出翻转；当ro节点电压小于低參考电压时，比较器输出作为像素级存储器的“写”控制信号；所述像素级存储器用于存储差值信息，其输入数据由相应方块的块级计数器提供。所述逻辑控制模块的输入为方块中16个PWM像素的比较器输出信号，逻辑控制模块有两个输出脉冲信号一个在高比较器參考电压下16个输入信号翻转最早的时刻产生，另ー个在低比较器參考电压下16个输入信号翻转最早的时刻产生；前者同时作为高參考电压块级存储器的“写”控制信号和參考电压高低转换的控制信号；当前者出现时，方块内各个像素级比较器的參考电压转变为低參考电压值；后者则同时作为低參考电压块级存储器的“写”控制信号和块级计数器的启动信号。所述低參考电压块级存储器用来存储低比较器參考电压下的预测值；高參考电压块级存储器用来存储高比较器參考电压下的预测值；所有块级存储器的输入数据均由传感器像素阵列外围的8-bit全局计数器提供。
本发明的技术特点及效果通过使各个方块内最亮像素产生的8-bit全精度值在每ー积分周期内得到一次校正，得到精确的方块预测值，从而消除基于预测编码的CMOS DPS每个预测值的kTC噪声和FPN，提高像素的积分时间记录精确度，改善了系统的成像质量。
图1CM0S DPS的预测编码原理图。图2基于预测编码的CMOS DPS系统架构图。图3PWM数字像素电路结构图。图4根据本发明形成的基于预测编码的CMOS DPS噪声消除电路框图。
具体实施例方式本发明提出的基于预测编码的CMOS DPS中集成了噪声抑制电路，该传感器像素阵列划分为4X4的方块。每个方块电路结构相同，包括4X4个PWM数字像素、I个2-bit块级计数器、2个8-bit块级存储器(低參考电压块级存储器和高參考电压块级存储器)以及逻辑控制模块。每个PWM像素电路包括复位管、光电ニ极管H)、像素级比较器和2-bit像素级存储器。所述PWM数字像素通过复位管复位后，像素级比较器的參考电压先接入较高电压。像素级比较器将光电ニ极管ro节点电压先与高參考电压相比较，当ro节点电压小于高參考电压时，比较器输出翻转；当 节点电压小于低參考电压时，比较器输出作为像素级存储器的“写”控制信号。所述像素级存储器用于存储差值信息，其输入数据由相应方块的块级计数器提供。所述块级逻辑控制模块的输入为方块中16个PWM像素的比较器输出信号。该模块有两个输出脉冲信号一个在高比较器參考电压下16个输入信号翻转最早的时刻产生,另一个在低比较器參考电压下16个输入信号翻转最早的时刻产生。前者同时作为高參考电压块级存储器的“写”控制信号和參考电压高低转换的控制信号。当前者出现时，方块内各个比较器的參考电压转变为低參考电压值。后者则同时作为低參考电压块级存储器的“写”控制信号和块级计数器的启动信号。所述低參考电压块级存储器用来存储低比较器參考电压下的预测值；高參考电压块级存储器用来存储高比较器參考电压下的预测值。所有块级存储器的输入数据均由传感器像素阵列外围的8-bit全局计数器提供。本发明形成的系统每个块级子阵均相同。图4为系统中一个方块的结构图，电路结构包括16个PWM数字像素、I个2-bit块级计数器、2个8_bit块级存储器(低參考电压块级存储器MEM^和高參考电压块级存储器MEMh)以及逻辑控制模块。
系统工作时，所有像素同时复位，ro节点电压vro上拉至电源电压vdd。复位完成后，所有像素的比较器參考电压置为高參考电压值VKEF，H,并且像素开始积分，PD节点放电。当VPD下降到VKEF，H时，像素比较器的输出Vfire翻转。在每个方块中，最亮像素的比较器输出最先触发，其他像素的比较器翻转时间相对滞后。16个Vfire传送至逻辑控制模块的输入端，经过逻辑判断，在最亮像素Vfire触发的时刻形成脉冲信号，由模块的输出端VfiM，H输出。Vfire；H脉冲信号被传送给高參考电压块级存储器MEMh “写，，控制端，使MEMh停止写入数据，MEMH中存入当比较器參考电压为VKEF，H时最亮像素的积分时间数据，也就是此刻全局计数器的数据(忽略I3D节点电容CPD随ro节点电压的变化)
_ ] ,— Cr PD - IREF,H、しPD
^ph与此同吋，VfiM，H作为參考电压高低转换的控制信号，使块内所有像素的比较器參考电压由较高的VKEF，H转换为较低的vKEF〃这时，各像素的vro继续下降。当最亮像素的VPD下降到Vkefu时，其比较器的输出Vfire再一次率先翻转。同样，16个Vfire传送至逻辑控制模块的输入端，经过逻辑判断，在最亮像素Vfire再次触发的时刻形成脉冲信号，由模块的另ー输出端Vfiヰし输出。脉冲信号被传送给低參考电压块级存储器MEM1^写”控制端，使MEMJ亭止写入数据，MEMl中存入方块内最亮像素的积分时间数据，也就是此刻全局计数器的数据
「 ] 4び DD Vrst + VOS —REF.L、しPDしふニ----
政max其中，vrst为kTC噪声电压，vOS为比较器失调电压。与此同时，VfiM^作为块级计数器的启动信号，使块级计数器在Vmu脉冲信号来临时开始计数。此后，接下来方块内其他像素相继产生Vfire信号，各自产生其内部像素级存储器“写”控制信号，使之停止写入数据，像素级存储器则存入当时的块级计数器数值，即得到该像素与方块内最亮像素的积分时间差值a tint。像素读出后，求出方块最亮像素在两种比较器參考电压下的积分时间之差
,,(Vref H + Vrst + V05
—I REF,L )CPD— t^H ニ---
_ /7/1. max其中Iph，max是最亮像素的光生电流大小。修正后的预测值
权利要求
1.一种基于预测编码消除噪声的CMOS数字像素传感器，其特征是，包括传感器像素阵列划分为4X4的方块，每个方块电路结构相同，包括4X4个PWM数字像素、I个2-bit块级计数器、2个8-bit块级存储器即低参考电压块级存储器和高参考电压块级存储器，以及逻辑控制模块；每个PWM数字像素电路包括复位管、光电二极管H)、像素级比较器和2-bit像素级存储器；PWM数字像素通过复位管复位后,将像素级比较器的参考电压先接入较高电压，像素级比较器将光电二极管ro节点电压先与高参考电压相比较，当ro节点电压小于高参考电压时，比较器输出翻转；当 节点电压小于低参考电压时，比较器输出作为像素级存储器的“写”控制信号；所述像素级存储器用于存储差值信息，其输入数据由相应方块的块级计数器提供。
2.如权利要求I所述的基于预测编码消除噪声的CMOS数字像素传感器，其特征是，所述逻辑控制模块的输入为方块中16个PWM像素的比较器输出信号，逻辑控制模块有两个输出脉冲信号一个在高比较器参考电压下16个输入信号翻转最早的时刻产生,另一个在低比较器参考电压下16个输入信号翻转最早的时刻产生；前者同时作为高参考电压块级存储器的“写”控制信号和参考电压高低转换的控制信号；当前者出现时，方块内各个像素级比较器的参考电压转变为低参考电压值；后者则同时作为低参考电压块级存储器的“写”控制信号和块级计数器的启动信号。
3.如权利要求I所述的基于预测编码消除噪声的CMOS数字像素传感器，其特征是，所述低参考电压块级存储器用来存储低比较器参考电压下的预测值；高参考电压块级存储器用来存储高比较器参考电压下的预测值；所有块级存储器的输入数据均由传感器像素阵列外围的8-bit全局计数器提供。
全文摘要
本发明涉及CMOS图像传感器。为消除kTC噪声和FPN，并且尽可能地减小新增电路对填充因子的影响，同时保证系统同步数字读出的特性，本发明采取的技术方案是，基于预测编码消除噪声的CMOS数字像素传感器，包括传感器像素阵列划分为4×4的方块，每个方块电路结构相同；每个PWM数字像素电路包括复位管、光电二极管PD、像素级比较器和2-bit像素级存储器；像素级比较器将光电二极管PD节点电压先与高参考电压相比较，所述像素级存储器用于存储差值信息，其输入数据由相应方块的块级计数器提供。本发明主要应用于图像传感器的设计制造。
文档编号H04N5/357GK102833494SQ20121025856
公开日2012年12月19日 申请日期2012年7月24日 优先权日2012年7月24日
发明者史再峰, 张弛, 高静, 徐江涛, 姚素英, 高志远, 李渊清 申请人:天津大学