极化码的速率匹配方法及装置与流程

本发明实施例涉及通信技术，尤其涉及一种极化码(polarcode)的速率匹配方法及装置。

背景技术：

在通信系统中，通常采用信道编码提高数据传输的可靠性，以保证通信的质量。polarcode是一种线性块码，在理论上已证明可以取得香农容量且具有低编译码复杂度的编码方式。polar码的编码输出可以表示为：

其中，是一个二进制的行矢量，长度为n；gn.是一个n*n矩阵，码长n＝2，n≥0；这里bn是转置矩阵，是克罗内克幂(kroneckerpower)，定义为

在polarcode的编码过程中，中的一部分比特用来携带信息，这部分比特称为信息比特，这些比特的索引集合假定为a；另外的一部分比特是固定值，称为frozen比特，常设置为0。因此，polarcode的编码输出可以简化为：其中，ua为中的信息比特集合，ua为长度k的行矢量，k为信息比特数目。gn.(a)是gn.中由集合a中的索引对应的那些行得到的子矩阵，gn.(a)是一个k*n矩阵，集合a的选取决定了polarcode的性能。

现有技术中polarcode采用传统的随机(准随机)打孔的混合自动重传请求(hybridautomaticrepeatrequest，简称：harq)技术，即随机(准随机)地选择打孔的位置。为了匹配物理信道的承载能力，信道映射时达到传输格式所要求的比特速率，还需要对polarcode进行速率匹配，由速率匹配决定每次harq重传所发射的比特。但现有技术的误帧率较高，harq性能较差。

技术实现要素：

本发明实施例提供一种极化码的速率匹配方法及装置，以提高极化码的harq性能。

第一方面，本发明实施例提供一种极化码的速率匹配方法，包括：

通过极化码编码产生编码数据，所述编码数据包括多个比特；

对所述多个比特进行两步周期打孔，得到第一比特序列；

将所述第一比特序列作为待发射比特。

在第一方面的第一种可能的实现方式中，所述对所述多个比特进行两步周期打孔，得到第一比特序列，包括：

根据第一打孔模式对所述多个比特进行第一步周期打孔；

根据第二打孔模式对经过所述第一步周期打孔的所述多个比特进行第二步周期打孔，得到所述第一比特序列。

结合第一方面或第一方面的第一种可能的实现方式，在第二种可能的实现方式中，所述得到第一比特序列之后，还包括：

对所述第一比特序列进行交织，得到第二比特序列；

相应的，所述得到第二比特序列之后，还包括：

将所述第二比特序列作为待发射比特。

根据第一方面的第二种可能的实现方式，在第三种可能的实现方式中，所述将所述第二比特序列作为所述待发射比特之后，还包括：

根据冗余版本rv参数确定混合自动重传请求harq重传所发射的发送比特在所述待发射比特中的起始位置。

根据第一方面的第二种可能的实现方式，在第四种可能的实现方式中，所述将所述第二比特序列作为所述待发射比特之后，还包括：

通过顺序截取或重复在所述第二比特序列中获得harq重传所需发射的发送比特。

第二方面，本发明实施例提供一种极化码的速率匹配方法，包括：

通过极化码编码产生编码数据；所述编码数据包括多个系统比特和多个校验比特；

对所述多个系统比特进行两步周期打孔，得到第一比特序列；对所述多个校验比特进行所述两步周期打孔，得到第二比特序列；

将所述第一比特序列和所述第二比特序列顺序写入缓存作为待发射比特。

在第二方面的第一种可能的实现方式中，所述对所述多个系统比特进行两步周期打孔，得到第一比特序列，包括：

根据第一打孔模式对所述多个系统比特进行第一步周期打孔；

根据第二打孔模式对经过所述第一步周期打孔的所述多个系统比特进行第二步周期打孔，得到所述第一比特序列。

在第二方面的第二种可能的实现方式中，所述对所述多个校验比特进行所述两步周期打孔，得到第二比特序列，包括：

根据第一打孔模式对所述多个校验比特进行第一步周期打孔；

根据第二打孔模式对经过所述第一步周期打孔的所述多个校验比特进行第二步周期打孔，得到所述第二比特序列。

结合第二方面至第二方面的第二种可能的实现方式，在第三种可能的实现方式中，所述将所述第一比特序列和所述第二比特序列顺序写入缓存作为待发射比特，包括：

将所述第一比特序列和所述第二比特序列顺序写入循环缓存中，作为所述待发射比特。

根据第二方面的第三种可能的实现方式，在第四种可能的实现方式中，所述将所述第一比特序列和所述第二比特序列顺序写入循环缓存中，作为所述待发射比特之后，还包括：

根据冗余版本rv参数确定所述循环缓存中的混合自动重传请求harq重传所发射的发送比特在所述待发射比特中的起始位置。

结合第二方面至第二方面的第二种可能的实现方式，在第五种可能的实现方式中，所述将所述第一比特序列和所述第二比特序列顺序写入缓存作为待发射比特，包括：

先将所述第一比特序列写入缓存区，再将所述第二比特序列写入所述缓存区得到第三比特序列，将所述第三比特序列作为所述待发射比特。

根据第二方面的第五种可能的实现方式，在第六种可能的实现方式中，所述先将所述第一比特序列写入缓存区，再将所述第二比特序列写入所述缓存区得到第三比特序列，将所述第三比特序列作为所述待发射比特之后，还包括：

通过顺序截取或重复在所述第三比特序列中获得harq重传所需发射的发送比特。

第三方面，本发明实施例提供一种极化码的速率匹配装置，包括：

第一编码模块，用于通过极化码编码产生编码数据，所述编码数据包括多个比特；

速率匹配模块，用于对所述多个比特进行两步周期打孔，得到第一比特序列；

处理模块，用于将所述第一比特序列作为待发射比特。

在第三方面的第一种可能的实现方式中，所述速率匹配模块具体用于：

根据第一打孔模式对所述多个比特进行第一步周期打孔；

根据第二打孔模式对经过所述第一步周期打孔的所述多个比特进行第二步周期打孔，得到所述第一比特序列。

结合第三方面或第三方面的第一种可能的实现方式，在第二种可能的实现方式中，还包括：

第二编码模块，用于对所述第一比特序列进行交织，得到第二比特序列；

相应的，所述处理模块还用于将所述第二比特序列作为待发射比特。

根据第三方面的第二种可能的实现方式，在第三种可能的实现方式中，所述处理模块还用于根据冗余版本rv参数确定混合自动重传请求harq重传所发射的发送比特在所述待发射比特中的起始位置。

根据第三方面的第二种可能的实现方式，在第四种可能的实现方式中，所述处理模块还用于通过顺序截取或重复在所述第二比特序列中获得harq重传所需发射的发送比特。

第四方面，本发明实施例提供一种极化码的速率匹配装置，包括：

编码模块，用于通过极化码编码产生编码数据；所述编码数据包括多个系统比特和多个校验比特；

速率匹配模块，用于对所述多个系统比特进行两步周期打孔，得到第一比特序列；对所述多个校验比特进行所述两步周期打孔，得到第二比特序列；

写入模块，用于将所述第一比特序列和所述第二比特序列顺序写入缓存作为待发射比特。

在第四方面的第一种可能的实现方式中，所述速率匹配模块具体用于：

根据第一打孔模式对所述多个系统比特进行第一步周期打孔；根据第二打孔模式对经过所述第一步周期打孔的所述多个系统比特进行第二步周期打孔，得到所述第一比特序列。

在第四方面的第二种可能的实现方式中，所述速率匹配模块具体用于：

根据第一打孔模式对所述多个校验比特进行第一步周期打孔；根据第二打孔模式对经过所述第一步周期打孔的所述多个校验比特进行第二步周期打孔，得到所述第二比特序列。

结合第四方面至第四方面的第二种可能的实现方式，在第三种可能的实现方式中，所述写入模块具体用于：

将所述第一比特序列和所述第二比特序列顺序写入循环缓存中，作为所述待发射比特。

根据第四方面的第三种可能的实现方式，在第四种可能的实现方式中，还包括处理模块，用于根据冗余版本rv参数确定所述循环缓存中的混合自动重传请求harq重传所发射的发送比特在所述待发射比特中的起始位置。

结合第四方面至第四方面的第二种可能的实现方式，在第五种可能的实现方式中，所述写入模块具体用于：

先将所述第一比特序列写入缓存区，再将所述第二比特序列写入所述缓存区得到第三比特序列，将所述第三比特序列作为所述待发射比特。

根据第四方面的第五种可能的实现方式，在第六种可能的实现方式中，所述处理模块还用于通过顺序截取或重复在所述第三比特序列中获得harq重传所需发射的发送比特。

本发明实施例提供的极化码的速率匹配方法及装置，通过极化码编码产生编码数据，所述编码数据包括多个比特；对所述多个比特进行两步周期打孔，得到第一比特序列；将所述第一比特序列作为待发射比特。从而提高极化码的harq性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明极化码的速率匹配方法实施例一的流程图；

图2为本发明极化码的速率匹配方法实施例二的流程图；

图3为本发明极化码的速率匹配方法实施例三的流程图；

图4为本发明极化码的速率匹配方法实施例四的流程图；

图5为本发明极化码的速率匹配方法实施例五的流程图；

图6为本发明极化码的速率匹配方法中两步周期打孔的过程示意图；

图7为本发明极化码的速率匹配方法实施例六的流程图；

图8为本发明极化码的速率匹配方法实施例七的流程图；

图9为本发明极化码的速率匹配装置实施例一的结构示意图；

图10为本发明极化码的速率匹配装置实施例二的结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1为本发明极化码的速率匹配方法实施例一的流程图。如图1所示，本实施例提供的极化码的速率匹配方法具体可以由极化码的速率匹配装置执行，本实施例提供的方法可以适用于对非系统极化码的速率匹配，具体的，本实施例提供的方法可以包括：

s101、通过极化码编码产生编码数据，所述编码数据包括多个比特。

s102、对所述多个比特进行两步周期打孔，得到第一比特序列。

本步骤中，极化码的速率匹配装置可以根据第一打孔模式对所述多个比特进行第一步周期打孔；再根据第二打孔模式对经过所述第一步周期打孔的所述多个比特进行第二步周期打孔，得到所述第一比特序列。

s103、将所述第一比特序列作为待发射比特。

本实施例的技术方案，通过极化码编码产生编码数据，所述编码数据包括多个比特；对所述多个比特进行两步周期打孔，得到第一比特序列；将所述第一比特序列作为待发射比特。从而提高极化码的harq性能。

进一步地，图2为本发明极化码的速率匹配方法实施例二的流程图。如图2所示，在上述实施例的基础上，在s102之后，本实施例提供的方法还可以包括：

s201、对所述第一比特序列进行交织，得到第二比特序列。

相应的，在得到第二比特序列之后，本实施例提供的方法还可以包括：

s202、将所述第二比特序列作为待发射比特。

本实施例的技术方案，通过极化码编码产生编码数据，所述编码数据包括多个比特；对所述多个比特进行两步周期打孔，得到第一比特序列；对所述第一比特序列进行交织，得到第二比特序列；将所述第二比特序列作为待发射比特。从而提高极化码的harq性能。

图3为本发明极化码的速率匹配方法实施例三的流程图。如图3所示，在上述实施例的基础上，本实施例提供的方法中，上述s202之后，还可以包括：

s301、根据冗余版本(redundancyversion，简称：rv)参数确定harq重传所发射的发送比特在所述待发射比特中的起始位置。

本实施例的技术方案，通过极化码编码产生编码数据，所述编码数据包括多个比特；对所述多个比特进行两步周期打孔，得到第一比特序列；对所述第一比特序列进行交织，得到第二比特序列；将所述第二比特序列作为所述待发射比特；根据rv参数确定harq重传所发射的发送比特在所述待发射比特中的起始位置。从而提高极化码的harq性能。

图4为本发明极化码的速率匹配方法实施例四的流程图。如图4所示，在上述实施例的基础上，本实施例提供的方法中，上述s202之后，还可以包括：

s401、通过顺序截取或重复在所述第二比特序列中获得harq重传所需发射的发送比特。

本实施例的技术方案，通过极化码编码产生编码数据，所述编码数据包括多个比特；对所述多个比特进行两步周期打孔，得到第一比特序列；对所述第一比特序列进行交织，得到第二比特序列；将所述第二比特序列作为所述待发射比特；通过顺序截取或重复在所述第二比特序列中获得harq重传所需发射的发送比特。从而提高极化码的harq性能。

图5为本发明极化码的速率匹配方法实施例五的流程图。如图5所示，本实施例提供的极化码的速率匹配方法具体可以由极化码的速率匹配装置执行，本实施例提供的方法可以适用于对系统极化码的速率匹配，具体的，本实施例提供的方法可以包括：

s501、通过极化码编码产生编码数据；所述编码数据包括多个系统比特和多个校验比特。

s502、对所述多个系统比特进行两步周期打孔，得到第一比特序列；对所述多个校验比特进行所述两步周期打孔，得到第二比特序列。

本步骤中，极化码的速率匹配装置具体可以根据第一打孔模式对所述多个系统比特进行第一步周期打孔；再根据第二打孔模式对经过所述第一步周期打孔的所述多个系统比特进行第二步周期打孔，得到所述第一比特序列。

极化码的速率匹配装置具体可以根据第一打孔模式对所述多个校验比特进行第一步周期打孔；再根据第二打孔模式对经过所述第一步周期打孔的所述多个校验比特进行第二步周期打孔，得到所述第二比特序列。

具体的，本实施例中两步周期打孔的过程具体可以为：根据第一打孔模式对多个编码后的多个比特进行第一步周期打孔，假设以2为打孔周期，则对图6中的序列进行第一步周期打孔后，得到的比特序列为0，2，4，6，8，10，12，14，…，再根据第二打孔模式对经过第一步周期打孔的比特序列进行第二步周期打孔，假设以3为打孔周期，则对图2中经过第一步周期打孔的比特序列进行第二步周期打孔后，得到的输出比特序列为2，4，8，10，14，…。

s503、将所述第一比特序列和所述第二比特序列，顺序写入缓存作为待发射比特。

本实施例的技术方案，通过极化码编码产生编码数据；所述编码数据包括多个系统比特和多个校验比特；对所述多个系统比特进行两步周期打孔，得到第一比特序列；对所述多个校验比特进行所述两步周期打孔，得到第二比特序列；将所述第一比特序列和所述第二比特序列顺序写入缓存作为待发射比特。从而提高极化码的harq性能。

图7为本发明极化码的速率匹配方法实施例六的流程图。如图7所示，在上述实施例的基础上，本实施例提供的方法中，上述s503可以为：

s601、将所述第一比特序列和所述第二比特序列顺序写入循环缓存中，作为所述待发射比特。

相应的，在上述s601之后，本实施例提供的方法进一步还可以包括：

s602、根据rv参数确定所述循环缓存中的harq重传所发射的发送比特在所述待发射比特中的起始位置。

本实施例的技术方案，通过极化码编码产生编码数据；所述编码数据包括多个系统比特和多个校验比特；对所述多个系统比特进行两步周期打孔，得到第一比特序列；对所述多个校验比特进行所述两步周期打孔，得到第二比特序列；将所述第一比特序列和所述第二比特序列顺序写入循环缓存中，作为所述待发射比特；根据rv参数确定所述循环缓存中的harq重传所发射的发送比特在所述待发射比特中的起始位置。从而提高极化码的harq性能。

图8为本发明极化码的速率匹配方法实施例七的流程图。如图8所示，在上述实施例的基础上，本实施例提供的方法中，上述s503可以为：

s701、先将所述第一比特序列写入缓存区，再将所述第二比特序列写入所述缓存区得到第三比特序列，将所述第三比特序列作为所述待发射比特。

相应的，在上述s701之后，本实施例提供的方法进一步还可以包括：

s702、通过顺序截取或重复在所述第三比特序列中获得harq重传所需发射的发送比特。

本实施例的技术方案，通过极化码编码产生编码数据；所述编码数据包括多个系统比特和多个校验比特；对所述多个系统比特进行两步周期打孔，得到第一比特序列；对所述多个校验比特进行所述两步周期打孔，得到第二比特序列；先将所述第一比特序列写入缓存区，再将所述第二比特序列写入所述缓存区得到第三比特序列，将所述第三比特序列作为所述待发射比特；通过顺序截取或重复在所述第三比特序列中获得harq重传所需发射的发送比特。从而提高极化码的harq性能。

图9为本发明极化码的速率匹配装置实施例一的结构示意图。如图9所示，本实施例提供的极化码的速率匹配装置10具体可以包括：第一编码模块11，速率匹配模块12以及处理模块13。

其中，第一编码模块11用于通过极化码编码产生编码数据，所述编码数据包括多个比特；速率匹配模块12用于对所述多个比特进行两步周期打孔，得到第一比特序列；处理模块13用于将所述第一比特序列作为待发射比特。

具体的，本实施例提供的极化码的速率匹配装置10还可以包括第二编码模块，用于对所述第一比特序列进行交织，得到第二比特序列；相应的，处理模块13还可以用于将所述第二比特序列作为待发射比特。

所述速率匹配模块12具体可以用于根据第一打孔模式对所述多个比特进行第一步周期打孔；根据第二打孔模式对经过所述第一步周期打孔的所述多个比特进行第二步周期打孔，得到所述第一比特序列。

进一步，一种可行的实施方式中，所述处理模块13还可以用于根据rv参数确定harq重传所发射的发送比特在所述待发射比特中的起始位置。

另一种可行的实施方式中，所述处理模块13还可以用于通过顺序截取或重复在所述第二比特序列中获得harq重传所需发射的发送比特。

本实施例的极化码的速率匹配装置，可用于执行上述方法实施例的技术方案，其实现原理及技术效果类似，此处不再赘述。

图10为本发明极化码的速率匹配装置实施例二的结构示意图。如图10所示，本实施例提供的极化码的速率匹配装置20具体可以包括：编码模块21，速率匹配模块22以及写入模块23。

其中，编码模块21用于通过极化码编码产生编码数据；所述编码数据包括多个系统比特和多个校验比特；速率匹配模块22用于对所述多个系统比特进行两步周期打孔，得到第一比特序列；对所述多个校验比特进行所述两步周期打孔，得到第二比特序列；写入模块23用于将所述第一比特序列和所述第二比特序列顺序写入缓存作为待发射比特。

具体的，所述速率匹配模块22具体可以用于根据第一打孔模式对所述多个系统比特进行第一步周期打孔；根据第二打孔模式对经过所述第一步周期打孔的所述多个系统比特进行第二步周期打孔，得到所述第一比特序列。

所述速率匹配模块22具体可以用于根据第一打孔模式对所述多个校验比特进行第一步周期打孔；根据第二打孔模式对经过所述第一步周期打孔的所述多个校验比特进行第二步周期打孔，得到所述第二比特序列。

进一步，一种可行的实施方式中，所述写入模块23具体可以用于将所述第一比特序列和所述第二比特序列顺序写入循环缓存中，作为所述待发射比特。相应的，所述极化码的速率匹配装置20还可以包括处理模块，用于根据rv参数确定所述循环缓存中的harq重传所发射的发送比特在所述待发射比特中的起始位置。

另一种可行的实施方式中，所述写入模块23具体可以用于先将所述第一比特序列写入缓存区，再将所述第二比特序列写入所述缓存区得到第三比特序列，将所述第三比特序列作为所述待发射比特。相应的，所述处理模块还可以用于通过顺序截取或重复在所述第三比特序列中获得harq重传所需发射的发送比特。

本实施例的极化码的速率匹配装置，可用于执行上述方法实施例的技术方案，其实现原理及技术效果类似，此处不再赘述。

在本发明所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(processor)执行本发明各个实施例所述方法的部分步骤。而前述的存储介质包括：u盘、移动硬盘、只读存储器(read-onlymemory，rom)、随机存取存储器(randomaccessmemory，ram)、磁碟或者光盘等各种可以存储程序代码的介质。

本领域技术人员可以清楚地了解到，为描述的方便和简洁，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。上述描述的装置的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。