分体式广电SDI监视器的制作方法

本发明涉及广播电视技术领域，具体为一种分体式广电SDI监视器。

背景技术：

随着科技的发展，特别是高清技术在广播电视设备的应用，人们对电视节目的清晰度，稳定度，以及带宽要求是越来越高，在这样背景下，高清节目，也越来越多地被人们所接受，人们希望看到更清晰，更流畅的电视节目。目前国内大部分的电视节目还是标清的，标清设备到高清设备的转换，按目前市场上的设备行情来看，不仅价格昂贵，稳定性也不高，同时目前市场上的高清设备，大部分都是独立的，设备与设置之间，需要连接，同时也存在兼容性，稳定性问题。

技术实现要素：

本发明所解决的技术问题在于提供一种分体式广电SDI监视器，以解决上述背景技术中的问题。

本发明所解决的技术问题采用以下技术方案来实现：分体式广电SDI监视器，包括：FPGA处理电路，所述FPGA处理电路上连接有中央处理器、DDR3存储设备、闪存装置、RAM存储器，所述FPGA处理电路上连接有SDI均衡器，FPGA处理电路通过HDMI变频单元电路连接于HDMI输入设备，FPGA处理电路通过HDMI传送单元电路连接于HDMI一分二单元电路，FPGA处理电路连接有监视器屏控电路。

所述FPGA处理电路的SDI输入通道0-3连接有电压、阻抗平衡电路，电压、阻抗平衡电路保持SDI信号的电压的稳定性，以及传输过程中阻抗的连续性，保持SDI信号的完整度，输出的是SDI的音视频信号；PC输出通过字幕处理电路连接于FPGA处理电路，字幕处理电路实时处理字幕、图片的特效；服务器输出通过IP解码器电路连接于FPGA处理电路，输入接口是从音视频的服务器的IP网络接口或者PC的网络接口，其IP解码器电路的输入的信号是MPEG2或者H.264的编码源，解码MPEG2/H.264的信号，然后送到HDMI输出驱动电路，输出HDMI信号；FPGA处理电路上连接有DDR3内存电路、SDI输出驱动电路，DDR3内存电路存储音视频的数据，为音视频处理，同步做准备；同步电路将SDI信号传送给FPGA处理电路，MCU电路通过串行SPI-BUS总线接口连接于FPGA处理电路，MCU电路控制FPGA处理电路、控制面板电路、SDI输出电路、SDI输入电路，将整个播出控制系统整合到一起；SPI-Flash通过串行SPI-BUS总线接口连接于FPGA处理电路，SPI-Flash存储LOGO数据，以及时间等格式，SPI-Flash为可读可写电路，通过串口UART，烧录入相应的LOGO数据和时间格式数据，通过FPGA处理电路内部的SPI-Flash控制器读取LOGO数据和时间格式导入到DDR3内存电路；RTC电路通过I2C-BUS总线接口连接于FPGA处理电路，RTC电路包括可编程时钟输出、中断输出和掉电检测器，所有的地址和数据通过I2C-BUS总线接口串行传递，最大总线速度为400Kbits/s，每次读写数据后内嵌的字地址寄存器会自动产生增量，RTC电路与FPGA处理电路内部中央处理器电路相连，FPGA处理电路内部中央处理器电路作为主控，RTC电路为从属，通过I2C-BUS总线接口对RTC电路进行访问，读取所需要的时间、日期控制寄存器，来控制所需要显示的LOGO、时间。

所述FPGA处理电路包括SDI处理电路、音视频处理核心电路、中央处理器电路，音视频处理核心电路通过主机接口连接于中央处理器电路，中央处理器电路上连接有指令RAM电路、数据RAM电路，音视频处理核心电路通过从机接口经数据宽度转换后与音频内存控制电路、视频内存控制电路通讯，音视频处理核心电路通过AXI总线连接有I2C电路、串口电路、视频处理、音频处理、控制电路、TF卡控制电路、SPI总线Flash电路，SDI处理电路通过视频处理、音频处理连接控制音频切换电路、视频切换电路，音频切换电路、视频切换电路连接到音视频处理核心电路的主机接口上。

与已公开技术相比，本发明存在以下优点：本发明采用了芯片设计原理，自主创新的理念，让系统的集成度，更高，自主技术含量更高，可开发性，升级性更强，而且使整个产品的连接更简便，适配性更强，在总体成本降低的情况下，保持了高性能。同时扩展口的设计，为以后产品的更新，升级提供了基础。

附图说明

图1为本发明的结构原理图。

图2为本发明的FPGA处理电路连接示意图。

图3为本发明的FPGA处理电路结构示意图。

具体实施方式

为了使本发明的技术手段、创作特征、工作流程、使用方法达成目的与功效易于明白了解，下面将结合本发明实施例，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1-3所示，分体式广电SDI监视器，包括：FPGA处理电路，所述FPGA处理电路上连接有中央处理器、DDR3存储设备、闪存装置、RAM存储器，所述FPGA处理电路上连接有SDI均衡器，FPGA处理电路通过HDMI变频单元电路连接于HDMI输入设备，FPGA处理电路通过HDMI传送单元电路连接于HDMI一分二单元电路，FPGA处理电路连接有监视器屏控电路。

所述FPGA处理电路的SDI输入通道0-3连接有电压、阻抗平衡电路，电压、阻抗平衡电路保持SDI信号的电压的稳定性，以及传输过程中阻抗的连续性，保持SDI信号的完整度，输出的是SDI的音视频信号；PC输出通过字幕处理电路连接于FPGA处理电路，字幕处理电路实时处理字幕、图片的特效；服务器输出通过IP解码器电路连接于FPGA处理电路，输入接口是从音视频的服务器的IP网络接口或者PC的网络接口，其IP解码器电路的输入的信号是MPEG2或者H.264的编码源，解码MPEG2/H.264的信号，然后送到HDMI输出驱动电路，输出HDMI信号；FPGA处理电路上连接有DDR3内存电路、SDI输出驱动电路，DDR3内存电路存储音视频的数据，为音视频处理，同步做准备；同步电路将SDI信号传送给FPGA处理电路，MCU电路通过串行SPI-BUS总线接口连接于FPGA处理电路，MCU电路控制FPGA处理电路、控制面板电路、SDI输出电路、SDI输入电路，将整个播出控制系统整合到一起；SPI-Flash通过串行SPI-BUS总线接口连接于FPGA处理电路，SPI-Flash存储LOGO数据，以及时间等格式，SPI-Flash为可读可写电路，通过串口UART，烧录入相应的LOGO数据和时间格式数据，通过FPGA处理电路内部的SPI-Flash控制器读取LOGO数据和时间格式导入到DDR3内存电路；RTC电路通过I2C-BUS总线接口连接于FPGA处理电路，RTC电路包括可编程时钟输出、中断输出和掉电检测器，所有的地址和数据通过I2C-BUS总线接口串行传递，最大总线速度为400Kbits/s，每次读写数据后内嵌的字地址寄存器会自动产生增量，RTC电路与FPGA处理电路内部中央处理器电路相连，FPGA处理电路内部中央处理器电路作为主控，RTC电路为从属，通过I2C-BUS总线接口对RTC电路进行访问，读取所需要的时间、日期控制寄存器，来控制所需要显示的LOGO、时间。

所述FPGA处理电路包括SDI处理电路、音视频处理核心电路、中央处理器电路，音视频处理核心电路通过主机接口连接于中央处理器电路，中央处理器电路上连接有指令RAM电路、数据RAM电路，音视频处理核心电路通过从机接口经数据宽度转换后与音频内存控制电路、视频内存控制电路通讯，音视频处理核心电路通过AXI总线连接有I2C电路、串口电路、视频处理、音频处理、控制电路、TF卡控制电路、SPI总线Flash电路，SDI处理电路通过视频处理、音频处理连接控制音频切换电路、视频切换电路，音频切换电路、视频切换电路连接到音视频处理核心电路的主机接口上。

以上显示和描述了本发明的基本原理、主要特征及本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明的要求保护范围由所附的权利要求书及其等效物界定。