一种基于同步随机存储器的动态多径时延模拟装置及方法与流程

本发明涉及一种基于同步随机存储器的动态多径时延模拟装置及方法。

背景技术：

随着科学技术的高速发展，人们对无线通信的可靠性和实时性要求越来越高。信道模拟器可以在实验室中模拟实际通信场景对无线信号传播的影响，广泛应用于通信设备的研发与测试。无线信号传输过程中受周围散射体的影响，到达接收端的信号是由众多反射径叠加而成，众多反射径信号之间存在相对时延，尤其对于卫星信道和航空信道，时延较大，达10ms以上；同时，为保证仿真精确性，时延精度要求小于0.1ns。基于DDR3的动态多径时延模拟装置采用错位地址控制技术，基于DDR3实现大范围的多径时延模拟，可以模拟最多4条反射簇的群时延；基于多相滤波技术，在不提高采样率的前提下，实现精度为0.1ns的高精度时延模拟；同时，采用线性函数控制技术和非线性高精度拟合技术，在FPGA内部实现最大24径的线性和非线性多径动态时延模拟。

在现有信道模拟技术中，通常采用FPGA的内部存储单元实现多径时延模拟，该方法受FPGA内部存储资源限制，不能实现大范围的多径时延模拟，而且，该方法受自身系统时钟限制，以100MHz系统时钟为例，时延精度仅有10ns，不能进行高精度的时延模拟。

技术实现要素：

本发明为了解决上述问题，提出了一种基于同步随机存储器的动态多径时延模拟装置及方法，该发明采用错位地址控制技术，基于DDR3实现大范围的多径时延模拟，可以模拟最多4条反射簇的群时延；基于多相滤波技术，在不提高采样率的前提下，实现精度为0.1ns的高精度时延模拟；同时，采用线性函数控制技术和非线性高精度拟合技术，在FPGA内部实现最大24径的线性和非线性多径动态时延模拟。该装置具有配置灵活、结构简单等优点。

为了实现上述目的，本发明采用如下技术方案：

一种基于同步随机存储器的动态多径时延模拟装置，包括PC端和处理器，其中：

所述PC端，被配置为根据设置的信号源参数，生成信号源数据，同时根据通信场景添加信道路径数目，针对各路径分别设置相应的时延参数、路径损耗以及衰落类型，并将所设置的参数转换为定点参数传递给处理器；

所述处理器，被配置为接收信号源数据，并将其存储到随机存储器中，根据用户设置群时延参数，利用错位地址控制技术，通过乒乓操作控制随机存储器读取满足群时延要求的多个群时延信号进行各路径信号的的粗时延模拟，再通过多相滤波技术对各路径信号进行精时延模拟，并叠加信道衰落以及路径损耗，将多路径信号进行叠加与输出。

所述处理器中，利用双端口RAM实现各径信号的的粗时延模拟。

所述随机存储器为第三代双倍数据传输速率同步动态随机存储器。

所述处理器采用错位地址控制技术，通过乒乓操作控制随机存储器的多端口数据读取地址，读取满足群时延要求的多个群时延信号，读取随机存储器状态转移图。

所述信道路径数目包括群数目以及每个群内的路径数目。

所述衰落类型包含恒定相位和纯多普勒。

所述信号源参数中包括调制类型和码元速率。

一种基于同步随机存储器的动态多径时延模拟方法，包括以下步骤：

(1)设置信号源参数，生成数据源数据并进行写入操作，根据通信场景添加信道路径数目，并针对各路径分别设置相应的时延参数、动态变化量、路径损耗以及衰落类型；

(2)计算各径群时延、粗时延以及精时延以及动态时延变化、路径损耗和衰落参数，并将计算参数结果转换为定点参数；

(3)根据设置的群时延参数，利用错位地址控制技术，通过乒乓操作控制写入存储器，读取满足群时延要求的多个群时延信号；

(4)根据设置的动态时延变化参数以及粗时延参数，产生实时动态变化粗时延模拟，基于多相滤波技术对各径信号进行精时延模拟；

(5)对时延信号叠加路径损耗、信道衰落，并叠加成一路信号并输出。

所述步骤(3)中，具体步骤包括：

(3-1)接收读取命令，对同步随机存储器执行读取操作；

(3-2)判断当前写FIFO状态，判断写FIFO状态所属对应的FIFO端口，判断该端口是否达到半满状态，结果为是，顺序判断下一FIFO端口是否达到半满状态，直到某一FIFO端口非半满，向同步随机存储器发送读命令以及相应的数据读取地址，并接收其读取数据。

所述步骤(4)中，对于非线性动态时延模拟，动态时延为

其中，B为路径基本时延，A为动态时延变化量，ω为动态时延变化频率。

本发明的有益效果为：

(1)本发明利用错位地址控制技术，基于数据传输速率同步动态随机存储器实现大范围的多径时延模拟；

(2)本发明基于多相滤波技术，在不提高采样率的前提下，实现精度为0.1ns的高精度时延模拟；

(3)本发明采用线性函数控制技术和非线性高精度拟合技术，在处理器内部实现最大24径的线性和非线性多径动态时延模拟。

附图说明

图1是本发明的动态多径时延模拟装置整体框图；

图2是本发明的DDR3状态控制图；

图3是传统高精度时延实现框图；

图4是本发明的基于多相滤波技术的高精度时延实现框图。

具体实施方式：

下面结合附图与实施例对本发明作进一步说明。

本发明采用错位地址控制技术，基于同步随机存储器实现大范围的多径时延模拟，基于多相滤波技术，在不提高采样率的前提下，实现精度为0.1ns的高精度时延模拟。具有节约硬件资源、扩展性好等优点。

该动态多径时延模拟装置工作时，首先，用户设置信号源参数，包括调制类型、码元速率等，在PC端生成信号源数据，并传递到FPGA中，再通过FPGA将信号源数据存储到DDR3中；然后，在PC端根据通信场景添加信道路径数目，其中包括群数目以及每个群内的路径数目；然后，针对各径设置时延参数、路径损耗以及衰落类型，衰落类型包含恒定相位和纯多普勒；PC端根据用户设置时延参数计算各径群时延、粗时延以及精时延并转换为定点参数传递到FPGA中。在FPGA中，首先根据用户设置群时延参数，利用错位地址控制技术，通过乒乓操作控制DDR3读取满足群时延要求的多个群时延信号；然后在FPGA中利用双端口RAM实现各径信号的的粗时延模拟，再通过多相滤波技术对各径信号进行精时延模拟；最后叠加信道衰落以及路径损耗，将多径信号进行叠加并通过DAC输出。整体框图如图1所示。具体步骤如下：

1)用户设置信号源参数，生成数据源数据并传递给FPGA，FPGA将接收到的数据源数据写入DDR3中；

2)用户根据通信场景添加信道路径数目，并针对各径分别设置时延参数、动态变化量、路径损耗以及衰落类型等；

3)计算各径群时延、粗时延以及精时延以及动态时延变化、路径损耗和衰落参数，并将计算参数结果转换为定点传递到FPGA中；

4)根据用户设置群时延参数，利用错位地址控制技术，通过乒乓操作控制DDR3，读取满足群时延要求的多个群时延信号；

5)根据用户设置动态时延变化参数以及粗时延参数，产生实时动态变化粗时延模拟；

6)根据用户设置精时延参数，基于多相滤波技术对各径信号进行精时延模拟；

7)对时延信号叠加路径损耗、信道衰落，并叠加成一路信号，通过DAC进行输出；

DDR3SDRAM是第三代双倍数据传输速率同步动态随机存储器，以其大容量、高速率和良好的兼容性得到了广泛应用。本发明基于DDR3，采用错位地址控制技术，通过乒乓操作控制DDR3多端口数据读取地址，读取满足群时延要求的4个群时延信号，读取DDR3状态转移图如图2所示。具体步骤为：

(1)FPGA等待用户发送DDR3读开始命令，如果读开始，执行步骤(2)；否则，执行步骤(1)；

(2)判断FIFO1是否达到半满状态，结果为是，执行步骤(6)；否则，执行步骤(3)；

(3)FPGA向DDR3发送读命令以及相应的数据读取地址，发送完毕执行步骤(4)；否则，等待发送完毕；

(4)FPGA接收DDR3读取数据，接收完毕执行步骤(5)；否则，等待数据接收完毕；

(5)判断当前写FIFO状态，如果为写FIFO1，则执行步骤(6)；如果为写FIFO2，则执行步骤(9)；如果为写FIFO3，则执行步骤(12)；如果为写FIFO4，则执行步骤(2)；

(6)判断FIFO2是否达到半满状态，结果为是，执行步骤(9)；否则，执行步骤(7)；

(7)FPGA向DDR3发送读命令以及相应的数据读取地址，发送完毕执行步骤(8)；否则，等待发送完毕；

(8)FPGA接收DDR3读取数据，接收完毕执行步骤(5)；否则，等待数据接收完毕；

(9)判断FIFO3是否达到半满状态，结果为是，执行步骤(12)；否则，执行步骤(10)；

(10)FPGA向DDR3发送读命令以及相应的数据读取地址，发送完毕执行步骤(11)；否则，等待发送完毕；

(11)FPGA接收DDR3读取数据，接收完毕执行步骤(5)；否则，等待数据接收完毕；

(12)判断FIFO4是否达到半满状态，结果为是，执行步骤(2)；否则，执行步骤(13)；

(13)FPGA向DDR3发送读命令以及相应的数据读取地址，发送完毕执行步骤(14)；否则，等待发送完毕；

(14)FPGA接收DDR3读取数据，接收完毕执行步骤(5)；否则，等待数据接收完毕；

传统的高精度延时模拟方法是先对信号进行内插，然后经过FIFO延时，最后再通过抽取得到满足高精度延时要求的模拟信号，如图3所示。本专利基于多相滤波技术，结合传统的延时模拟方法，可以简化为图4所示，根据用户设置时延量，选择时延子滤波器，该方法在不提高采样率的前提下，可以实现时延精度为0.1ns的高精度时延模拟。

对于非线性动态时延模拟，动态时延为

其中，B为路径基本时延，A为动态时延变化量，ω为动态时延变化频率。

上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制，所属领域技术人员应该明白，在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。