一种低密度奇偶校验码的传输方法及装置与流程
本申请涉及通信技术领域，尤其涉及一种低密度奇偶校验码的传输方法及装置。
背景技术：
随着4g进入大规模商用阶段，面向未来的第五代移动通信(5g)已成为全球研发热点。当前第三代合作伙伴计划(3gpp)针对5g中移动宽带增强(embb)场景的信道编码参数为：
表1.embb场景的信道编码参数
递增冗余低密度奇偶校验码(lowdensityparitycheckcode，ldpc)具有性能优异、码长码率覆盖范围广、复用度高、易于硬件实现、可以直接用校验矩阵进行编码等优点，是5g的候选码之一，已经在3gpp标准化会议中深入的讨论和研究。
现有递增冗余ldpc的校验矩阵结构如图1所示。整个矩阵由循环置换小矩阵
现有递增冗余ldpc的传输方案如图2所示。其中编码器输入的信息序列经过递增冗余ldpc编码器进行编码后输出ldpc码字，然后调制、信道传输和解调，解调后的结果经过译码器对递增冗余ldpc译码进行译码后输出。
现有的递增冗余ldpc具有性能优异、码长码率覆盖范围广、复用度高、易于硬件实现、可以直接用校验矩阵进行编码等优点，是5g的候选码之一。但是，根据上述递增冗余ldpc校验矩阵结构可以看出，该码属于系统码，其信息比特和校验比特是分开的。这种结构易受突发错误(如相关衰落信道中多个符号连续衰落)的影响，抗突发错误能力较弱。
技术实现要素：
本申请实施例提供了一种低密度奇偶校验码的传输方法及装置，用以提高ldpc传输的抗突发错误能力。
本申请实施例提供的一种低密度奇偶校验码ldpc的传输方法，包括：
交织器按照预设规则变更ldpc的比特流顺序，并将变更比特流顺序后的ldpc输出给调制器；
所述调制器将变更比特流顺序后的ldpc进行调制后通过信道发送给接收端。
通过该方法，交织器按照预设规则变更ldpc的比特流顺序，并将变更比特流顺序后的ldpc输出给调制器；所述调制器将变更比特流顺序后的ldpc进行调制后通过信道发送给接收端，从而可以降低ldpc传输过程中连续的比特流发生突发错误的概率，进而提高ldpc传输的抗突发错误能力。
可选地，交织器按照预设规则变更ldpc的比特流顺序，并输出给调制器之前，该方法还包括：编码器对ldpc进行编码，并将编码后的ldpc输出给交织器；
所述交织器按照预设规则变更ldpc的比特流顺序，并将变更比特流顺序后的ldpc输出给调制器，具体为：
所述交织器按照预设规则变更编码后的ldpc的比特流顺序，并将变更比特流顺序后的ldpc输出给调制器。
可选地，所述ldpc具体为递增冗余ldpc。
可选地，所述交织器包括n/c行块交织器，每行包括c列块交织器，其中，所述n为ldpc的总码字数，所述ldpc包括n/c组码字，每组码字包括c个比特码字；
所述交织器按照预设规则变更ldpc的比特流顺序，并将变更比特流顺序后的ldpc输出给调制器，具体包括：
所述交织器按照行的顺序依次接收所述ldpc的每一组码字，并且按照列的顺序依次输出码字，得到变更比特流顺序后的ldpc并输出给调制器。
可选地，所述交织器用于变更一个ldpc的比特流顺序。
可选地，所述ldpc的码校验矩阵具有如下结构之一或者具有以如下结构之一为基础的变形结构：下三角、准下三角、上三角、准上三角。
可选地，所述交织器按照预设规则变更ldpc的比特流顺序，具体包括：
所述交织器将ldpc中的第一部分比特的码字，变更到预设比特位置，将所述ldpc中的第二部分比特的码字，进行随机比特位置变更；其中，所述预设比特位置是预先与接收端约定的比特位置。
可选地，所述第一部分比特的码字，包括打孔比特的码字。
本申请实施例提供的一种低密度奇偶校验码ldpc的传输方法，包括：
解调器通过信道接收经过变更比特流顺序后的ldpc，并对所述ldpc进行解调；
解交织器按照预设规则对解调后的ldpc恢复比特流顺序。
可选地，所述解交织器按照预设规则对解调后的ldpc恢复比特流顺序之后，该方法还包括：译码器对恢复比特流顺序后的ldpc进行译码。
可选地，所述ldpc具体为递增冗余ldpc。
可选地，所述解交织器包括n/c行块解交织器，每行包括c列块解交织器，其中，所述n为ldpc的总码字数，所述ldpc包括n/c组码字，每组码字包括c个比特码字；
所述解交织器按照预设规则对解调后的ldpc恢复比特流顺序，具体包括：
所述解交织器按照列的顺序依次接收解调后的ldpc的每一组码字，并且按照行的顺序依次输出码字，得到恢复比特流顺序后的ldpc并输出给译码器。
可选地，所述解交织器用于恢复一个解调后的ldpc的比特流顺序。
可选地，所述ldpc的码校验矩阵具有如下结构之一或者具有以如下结构之一为基础的变形结构：下三角、准下三角、上三角、准上三角。
可选地，所述解交织器按照预设规则对解调后的ldpc恢复比特流顺序，具体包括：
所述解交织器将ldpc中的第一部分比特的码字，恢复到预设比特位置，将所述ldpc中的第二部分比特的码字，进行随机比特位置恢复；其中，所述预设比特位置是预先与发送端约定的比特位置。
可选地，所述第一部分比特的码字，包括打孔比特的码字。
本申请实施例提供的一种低密度奇偶校验码ldpc的传输装置，包括：
交织器，用于按照预设规则变更ldpc的比特流顺序，并将变更比特流顺序后的ldpc输出给调制器；
所述调制器，用于将变更比特流顺序后的ldpc进行调制后通过信道发送给接收端。
可选地，还包括：编码器，用于在所述交织器按照预设规则变更ldpc的比特流顺序，并输出给调制器之前，对ldpc进行编码，并将编码后的ldpc输出给交织器；
所述交织器具体用于：按照预设规则变更编码后的ldpc的比特流顺序，并将变更比特流顺序后的ldpc输出给调制器。
可选地，所述ldpc具体为递增冗余ldpc。
可选地，所述交织器包括n/c行块交织器，每行包括c列块交织器，其中，所述n为ldpc的总码字数，所述ldpc包括n/c组码字，每组码字包括c个比特码字；
所述交织器具体用于：按照行的顺序依次接收所述ldpc的每一组码字，并且按照列的顺序依次输出码字，得到变更比特流顺序后的ldpc并输出给调制器。
可选地，所述交织器用于变更一个ldpc的比特流顺序。
可选地，所述ldpc的码校验矩阵具有如下结构之一或者具有以如下结构之一为基础的变形结构：下三角、准下三角、上三角、准上三角。
可选地，所述交织器按照预设规则变更ldpc的比特流顺序，具体包括：
所述交织器将ldpc中的第一部分比特的码字，变更到预设比特位置，将所述ldpc中的第二部分比特的码字，进行随机比特位置变更；其中，所述预设比特位置是预先与接收端约定的比特位置。
可选地，所述第一部分比特的码字，包括打孔比特的码字。
本申请实施例提供的一种低密度奇偶校验码ldpc的传输装置，包括：
解调器，用于通过信道接收经过变更比特流顺序后的ldpc，并对所述ldpc进行解调；
解交织器，用于按照预设规则对解调后的ldpc恢复比特流顺序。
可选地，还包括：译码器，用于在所述解交织器按照预设规则对解调后的ldpc恢复比特流顺序之后，对恢复比特流顺序后的ldpc进行译码。
可选地，所述ldpc具体为递增冗余ldpc。
可选地，所述解交织器包括n/c行块解交织器，每行包括c列块解交织器，其中，所述n为ldpc的总码字数，所述ldpc包括n/c组码字，每组码字包括c个比特码字；
所述解交织器具体用于：按照列的顺序依次接收解调后的ldpc的每一组码字，并且按照行的顺序依次输出码字，得到恢复比特流顺序后的ldpc并输出给译码器。
可选地，所述解交织器用于恢复一个解调后的ldpc的比特流顺序。
可选地，所述ldpc的码校验矩阵具有如下结构之一或者具有以如下结构之一为基础的变形结构：下三角、准下三角、上三角、准上三角。
可选地，所述解交织器按照预设规则对解调后的ldpc恢复比特流顺序，具体包括：
所述解交织器将ldpc中的第一部分比特的码字，恢复到预设比特位置，将所述ldpc中的第二部分比特的码字，进行随机比特位置恢复；其中，所述预设比特位置是预先与发送端约定的比特位置。
可选地，所述第一部分比特的码字，包括打孔比特的码字。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有递增冗余ldpc的校验矩阵结构示意图；
图2为现有递增冗余ldpc的传输方案示意图；
图3为本申请实施例提供的递增冗余ldpc的传输方案示意图；
图4为本申请实施例提供的递增冗余ldpc码字分组示意图；
图5为本申请实施例提供的n/c行c列的块交织器结构示意图；
图6为本申请实施例提供的交织后的ldpc码字示意图；
图7为本申请实施例提供的发送端的一种ldpc的传输方法的流程示意图；
图8为本申请实施例提供的下三角矩阵结构的ldpc的结构示意图；
图9为本申请实施例提供的准下三角矩阵结构的ldpc的结构示意图；
图10为本申请实施例提供的上三角矩阵结构的ldpc的结构示意图；
图11为本申请实施例提供的准上三角矩阵结构的ldpc的结构示意图；
图12为本申请实施例提供的在下三角矩阵结构的ldpc码基础上进行确定的修改的一种结构的ldpc的结构示意图；
图13为本申请实施例提供的一种变更ldpc的比特流顺序的示意图；
图14为本申请实施例提供的接收端的一种ldpc的传输方法的流程示意图；
图15为本申请实施例提供的ldpc的传输方案与现有ldpc的传输方案的仿真结果对比示意图；
图16为本申请实施例提供的发送端的一种ldpc的传输装置的结构示意图；
图17为本申请实施例提供的接收端的一种ldpc的传输装置的结构示意图。
具体实施方式
本申请实施例提供了一种低密度奇偶校验码的传输方法及装置，用以提高ldpc传输的抗突发错误能力。
本申请实施例以递增冗余ldpc的传输为例进行说明，但本申请实施例提供的技术方案并不限于递增冗余ldpc的传输，可以应用到所有类型的ldpc的传输。
本申请实施例提出抗突发错误的递增冗余ldpc传输方案，该方案能够在保持递增冗余ldpc原有优点的基础上，提高递增冗余ldpc的抗突发错误能力。其中，所述的“突发错误”是指“连续的错误”，即递增冗余ldpc的连续多个码字产生传输错误。那么，“抗突发错误能力”可以理解为“纠正连续错误的能力”，即避免递增冗余ldpc的连续多个码字产生传输错误。与此同时，本申请实施例还提供了特殊的交织器结构，该交织器结构能够有效地适应于递增冗余ldpc的码长变化，使得抗突发错误的递增冗余ldpc传输方案能够高效实现。其中，所述的“交织器”为专有名词。所述交织器按照一定规则改变输入序列中元素的顺序，然后按照新的顺序输出序列。
下面介绍一下本申请实施例提供的抗突发错误能力强的递增冗余ldpc传输方式。
在本申请实施例所提出的抗突发错误的递增冗余ldpc传输方案如图3所示。与现有递增冗余ldpc传输方案的主要区别在于在递增冗余ldpc的传输过程中引入了交织器和解交织器。其中，编码器输入的信息序列经过递增冗余ldpc编码器进行编码后输出递增冗余ldpc码字，该递增冗余ldpc码字经过交织器进行交织操作，然后调制、信道传输和解调，解调后的结果经过解交织器进行解交织操作，最后，递增冗余ldpc译码进行译码后得到译码器输出结果。其中，所述“交织操作”是按照一定规则改变输入序列中元素(即本申请实施例中所述的ldpc的码字)的顺序，然后按照新的顺序输出序列。所述交织操作的对象(即输入序列)为递增冗余ldpc，本申请实施例设计了针对递增冗余ldpc的交织方式(即改变ldpc的比特流顺序的规则)。
针对递增冗余ldpc的交织器设计介绍如下：
在本申请实施例所提出的抗突发错误的递增冗余ldpc传输方案中，涉及到了交织器，本申请实施例中基于递增冗余ldpc的矩阵结构设计该交织器。
对于码率为r，码长为n，循环置换小矩阵和单位矩阵大小为c的递增冗余ldpc，其码字可以分为n/c组，每组包括c个比特，如图4所示。针对该ldpc设计的交织器是n/c行、c列的块交织器，其交织策略为“行入列出”，如图5所示。所述“块交织器”为一种特定交织策略的交织器，其交织策略为“行入列出”，参见图5和图6，其具体的交织流程包括：首先递增冗余ldpc码字按照顺序依次进入图5所示的交织器的每一行块交织器，其中ldpc码字的一组码字正好能填满交织器的一行块交织器；当ldpc码字填充满整个交织器后，按列逐比特输出，最终得到图6所示的交织后的ldpc码字，即比特流顺序发生变更的ldpc。
由此可见，参见图7，在发送端，本申请实施例提供的一种低密度奇偶校验码ldpc的传输方法，包括：
s101、交织器按照预设规则变更ldpc的比特流顺序，并将变更比特流顺序后的ldpc输出给调制器；
s102、所述调制器将变更比特流顺序后的ldpc进行调制后通过信道发送给接收端。
通过该方法，交织器按照预设规则(例如上述的行入列出，或者也可以是列入行出等等规则)变更ldpc的比特流顺序，并将变更比特流顺序后的ldpc输出给调制器；所述调制器将变更比特流顺序后的ldpc进行调制后通过信道发送给接收端，从而可以降低ldpc传输过程中连续的比特流发生突发错误的概率，进而提高ldpc传输的抗突发错误能力。
可选地，交织器按照预设规则变更ldpc的比特流顺序，并输出给调制器之前，该方法还包括：编码器对ldpc进行编码，并将编码后的ldpc输出给交织器；
所述交织器按照预设规则变更ldpc的比特流顺序，并将变更比特流顺序后的ldpc输出给调制器，具体为：
所述交织器按照预设规则变更编码后的ldpc的比特流顺序，并将变更比特流顺序后的ldpc输出给调制器。
可选地，所述ldpc具体为递增冗余ldpc。
并且，进一步地，本申请实施例中所述的递增冗余ldpc的码校验矩阵具有部分确定性结构，例如：下三角、准下三角、上三角、准上三角及其在这些结构基础上做某些确定性的修改得到的图形结构。其中，下三角矩阵结构的ldpc如图8所示，准下三角矩阵结构的ldpc如图9所示，上三角矩阵结构的ldpc如图10所示，准上三角矩阵结构的ldpc如图11所示，在下三角矩阵结构的ldpc码基础上进行确定的修改的一种结构的ldpc如图12所示。
准下三角或者下三角结构的ldpc的一个实施例为最高码率的递增冗余结构的ldpc，较佳的，其母码结构如图1所示，该图中最高码率码字为双对角结构只是一个示例，也可以是单对角结构，当然也不排除其他结构。
可选地，所述交织器包括n/c行块交织器，每行包括c列块交织器，其中，所述n为ldpc的总码字数，所述ldpc包括n/c组码字，每组码字包括c个比特码字；
所述交织器按照预设规则变更ldpc的比特流顺序，并将变更比特流顺序后的ldpc输出给调制器，具体包括：
所述交织器按照行的顺序(例如按照行的从上到下的顺序，当然也可以是别的预设顺序)依次接收所述ldpc的每一组码字，并且按照列的顺序(例如按照列的从左到右的顺序，当然也可以是别的预设顺序)依次输出码字，得到变更比特流顺序后的ldpc并输出给调制器。
可选地，所述交织器用于变更一个ldpc的比特流顺序。当然，也可以设计交织器用于对接收到的多个ldpc的比特流顺序进行交织操作，即一个交织器可以同时变更多个ldpc的比特流顺序。而交织器仅用于变更一个ldpc的比特流顺序，可以减少ldpc的传输处理时延。
上述图8至图11所示，分别是下三角、准下三角、上三角、准上三角矩阵，只是具体实施例，不排除其他情形，例如其组合方式，例如上面是一个准下三角矩阵，下面是一个下三角矩阵。
图8至图11所示的这些校验矩阵总是有某些位置固定的列对应的编码比特被删除(或称为被打孔掉，这样的比特可以称为打孔比特)，即虽然编码，但是矩阵中某些列对应的编码比特，不送入信道，不占用传输时频资源；打孔比特虽然是编码比特，但是由于其与校验矩阵的列总是一一对应，故可以称这些列为校验矩阵的固定打孔列。
校验矩阵的固定打孔列的数目与位置都是固定的，这些列的位置可以位于矩阵的最前面，或者中间某些位置，可以连续，也可以不连续，较佳的，打孔比特对应校验矩阵的固定打孔列，基站与终端(或者称为发送端与接收端)都是已知的，当然并不排除信令指示的可能；此情形下，作为所述的ldpc校验矩阵块内交织的一种特例，可以将校验矩阵编码后的固定打孔列对应的编码比特置换到确定性的位置，而将其余的编码比特进行随机置换，具体如图13所示。不失一般性，假定信息比特个数为k比特，经过ldpc编码得到长为n比特的码字；这k个比特的前l个比特为打孔比特，这样校验矩阵的前l列为固定打孔列，图13中打孔比特的位置仅仅是一个示例，这l个比特可能位于码字校验比特在内的任何位置；在码字内置换过程中，对打孔比特采用确定性置换方法，使得其置换后的位置位于固定的位置，图13中为了表达方便，将确定性置换后的比特连续放置在新序列的最后，但并不排除其他确定性位置，上述确定性位置，较佳的，可以是基站与终端提前约定；而打孔比特以外的编码比特采用随机置换的方式得到待传输的码字，送入信道。
需要说明的是，该例子中确定置换部分的对象是打孔比特，不排除还可以是其他比特，例如补零(zeropadding)比特、“缩短比特”等不送入信道的比特，但是码字内的交织总是分为确定性位置置换与随机位置置换两部分。其中，所述缩短比特事实上也是0比特，与zeropadding比特区别在于，译码时zeropadding对应的那些校验矩阵的列参与译码复杂度高，缩短比特对应的那些校验矩阵的列不参与译码，复杂度低但是性能差，这些不送入信道的比特都是基站与终端预先知道的。
因此，可选地，所述交织器按照预设规则变更ldpc的比特流顺序，具体包括：
所述交织器将ldpc中的第一部分比特的码字，变更到预设比特位置，将所述ldpc中的第二部分比特的码字，进行随机比特位置变更；其中，所述预设比特位置是预先与接收端约定的比特位置。
可选地，所述第一部分比特的码字，包括打孔比特的码字。
相应地，参见图14，在接收端，本申请实施例提供的一种低密度奇偶校验码ldpc的传输方法，包括：
s201、解调器通过信道接收经过变更比特流顺序后的ldpc，并对所述ldpc进行解调；
s202、解交织器按照预设规则对解调后的ldpc恢复比特流顺序。
其中，接收端的解交织器的解交织规则，与发送端的交织器的交织规则，是相应的，或者可以理解为解交织器按照预设规则对解调后的ldpc恢复比特流顺序的操作，是交织器按照预设规则变更ldpc的比特流顺序的逆操作。
可选地，所述解交织器按照预设规则对解调后的ldpc恢复比特流顺序之后，该方法还包括：译码器对恢复比特流顺序后的ldpc进行译码。
可选地，所述ldpc具体为递增冗余ldpc。
可选地，所述解交织器包括n/c行块解交织器，每行包括c列块解交织器，其中，所述n为ldpc的总码字数，所述ldpc包括n/c组码字，每组码字包括c个比特码字；
所述解交织器按照预设规则对解调后的ldpc恢复比特流顺序，具体包括：
所述解交织器按照列的顺序依次接收解调后的ldpc的每一组码字，并且按照行的顺序依次输出码字，得到恢复比特流顺序后的ldpc并输出给译码器。
当然，解交织器具体按照怎样的顺序接收码字以及输出码字，取决于发送端交织器具体的交织规则，只要能将ldpc的比特流顺序恢复正常即可，即将ldpc的比特流顺序恢复为原有的连续的比特流顺序。
可选地，所述解交织器用于恢复一个解调后的ldpc的比特流顺序。
以下仿真实例可以说明本申请实施例提供的传输方案的有效性，表2为仿真参数，图15为仿真结果。由图15的仿真结果曲线可以看出：本申请实施例提供的抗突发错误的ldpc的传输方案，比现有ldpc的传输方案，具有更好的性能，在分组错误概率(bler)为10-4时，本申请实施例提供的抗突发错误的ldpc的传输方案能获得接近1db的性能增益。
表2.仿真参数
上述本申请实施例提供的技术方案中，先介绍了抗突发错误能力强的递增冗余ldpc传输方式，当使用递增冗余ldpc时，需要引入了交织器和解交织器来增强抗突发能力。
另外，上述本申请实施例提供的技术方案中，还介绍了针对递增冗余ldpc的交织器设计，当使用递增冗余ldpc时，其码字可以分为n/c组，每组包括c个比特。针对该ldpc设计的交织器是n/c行、c列的块交织器，其交织策略为“行入列出”。相应地，在接收端的解交织器，其解交织策略为相应的“列入行出”。
因此，本申请实施例提出一种抗突发错误的递增冗余ldpc传输方案，该方案能够在保持递增冗余ldpc原有优点的基础上，提高递增冗余ldpc的抗突发错误能力。与此同时，本申请还给出了特殊的交织器结构，该交织器结构能够有效地适应于递增冗余ldpc码长变化，使得抗突发错误的递增冗余ldpc传输方案能够高效实现。
与上述发送端方法相对应地，参见图16，在发送端，本申请实施例提供的一种低密度奇偶校验码ldpc的传输装置，包括：
交织器12，用于按照预设规则变更ldpc的比特流顺序，并将变更比特流顺序后的ldpc输出给调制器；
所述调制器13，用于将变更比特流顺序后的ldpc进行调制后通过信道发送给接收端。
可选地，还包括：编码器11，用于在所述交织器按照预设规则变更ldpc的比特流顺序，并输出给调制器之前，对ldpc进行编码，并将编码后的ldpc输出给交织器；
所述交织器具体用于：按照预设规则变更编码后的ldpc的比特流顺序，并将变更比特流顺序后的ldpc输出给调制器。
可选地，所述ldpc具体为递增冗余ldpc。
可选地，所述交织器包括n/c行块交织器，每行包括c列块交织器，其中，所述n为ldpc的总码字数，所述ldpc包括n/c组码字，每组码字包括c个比特码字；
所述交织器具体用于：按照行的顺序依次接收所述ldpc的每一组码字，并且按照列的顺序依次输出码字，得到变更比特流顺序后的ldpc并输出给调制器。
可选地，所述交织器用于变更一个ldpc的比特流顺序。
相应地，在接收端，参见图17，本申请实施例提供的一种低密度奇偶校验码ldpc的传输装置，包括：
解调器21，用于通过信道接收经过变更比特流顺序后的ldpc，并对所述ldpc进行解调；
解交织器22，用于按照预设规则对解调后的ldpc恢复比特流顺序。
可选地，还包括：译码器23，用于在所述解交织器按照预设规则对解调后的ldpc恢复比特流顺序之后，对恢复比特流顺序后的ldpc进行译码。
可选地，所述ldpc具体为递增冗余ldpc。
可选地，所述解交织器包括n/c行块解交织器，每行包括c列块解交织器，其中，所述n为ldpc的总码字数，所述ldpc包括n/c组码字，每组码字包括c个比特码字；
所述解交织器具体用于：按照列的顺序依次接收解调后的ldpc的每一组码字，并且按照行的顺序依次输出码字，得到恢复比特流顺序后的ldpc并输出给译码器。
可选地，所述解交织器用于恢复一个解调后的ldpc的比特流顺序。
综上所述，本申请实施例提出一种抗突发错误的递增冗余ldpc传输方案，当采用递增冗余ldpc时，在编码器和调制器之间使用交织器，在解调器和译码器之间使用解交织器，因此，该方案能够在保持递增冗余ldpc原有优点的基础上，提高递增冗余ldpc的抗突发错误能力。
与此同时，本申请还基于方案设计了特殊的交织器结构，即图5所示的块交织器结构，并且由于图5中块交织器结构中行参数和列参数的选择，该交织器结构能够有效地适应于递增冗余ldpc码长变化，使得抗突发错误的递增冗余ldpc的传输方案能够高效实现。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。
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