基于交错编码的高速全数字接收机校准系统及方法与流程

本发明涉及通信领域，具体涉及一种基于交错编码的高速全数字接收机校准系统及方法，适用于采用高速模拟数字转换器(adc)直接采样的全数字接收机的通信系统。

背景技术：

全数字接收机是在接收机前端即中频、高频或靠近接收天线的地方用模拟数字转换器(adc)将载波信号转换为数字信号，接收机后续的功能(如下变频、滤波和解调等)全部用数字信号处理技术实现，它是通信技术、计算机技术和大规模数字集成电路技术结合的产物，具有系统结构简单，体积小，成本低，通用性好的优点，获得了越来越广泛的应用。

根据带通采样定律，adc的采样率应该大于全数字接收机工作带宽的2倍。这意味着，随着通信系统带宽的增长，adc的采样率也会成倍地增长，未来的通信系统中高速adc将越来越广泛。限于电子器件的速率，高速adc通常采用多个低速(<1gs/s或更低)adc分时交织采样来实现，因此校准这些低速adc的增益和相位，使其协调工作成为影响全数字接收机性能的重要因素。

接收机的adc校准需要使用发射机发出的稳定的信号作为参考，然而接收机并不能确切知道处在远端的发射机什么时间会发出稳定的信号，因此以往有两种解决方法：1、接收机检测接收到信号，如果信号幅值大于门限，则认为发射机发出了稳定的信号，利用该信号进行接收机的模拟数字转换器adc校准；2、设计一种模拟数字转换器adc校准误差计算机制，当校准误差大于阈值时，认为校准不成功，重新校准，直到校准误差小于阈值。

但是，上述两种方法对接收机的adc校准均存在缺陷。第一种方法，远端的发射机正在进行初始化时，同样会发出不稳定的信号；接收机会将这一不稳定的信号误认为稳定的信号，利用该信号进行接收机的adc校准，造成接收机性能劣化。第二种方法，adc校准误差计算机制设计较为困难，目前还没有通用的计算方法。

技术实现要素：

本发明的目的是为了克服上述背景技术的不足，提供一种基于交错编码的高速全数字接收机校准系统及方法，能够使得接收机获知发射机的工作状态，确保接收机在接收到稳定的信号时进行接收机adc校准，保证接收机性能达到最佳。

本发明提供一种基于交错编码的高速全数字接收机校准系统，该系统包括发射机和接收机；

所述发射机用于：根据信号幅值选择发射正常编码信号或交错编码信号；

所述接收机用于：接收发射机的信号，并进行接收机的模拟数字转换器adc校准；

所述发射机包括解复用器、基带信号处理器、翻转器和复用器，所述解复用器连接两个或两个以上的基带信号处理器，所述解复用器和基带信号处理器将输入的串行高速数据转换成并行数据，并进行基带信号处理，翻转器能够将发射机基带信号处理器的输出信号翻转，复用器用于将并行数据转换成串行高速基带信号。

在上述技术方案的基础上，所述发射机和接收机均采用基于数字电路的基带信号处理电路，正常编码和交错编码的变换由数字电路产生。

在上述技术方案的基础上，所述发射机发射的基带信号采用固定的格式，接收机在接受信号并处理基带信号时，对该固定的格式进行同步，接收机在接收机检查编码状态下，利用与发射机发射的基带信号固定的格式同步这一特性对交错编码进行识别。

在上述技术方案的基础上，所述接收机依次使用交错编码接收模式和正常编码接收模式尝试对接收到的信号进行格式同步，通过在采用何种接收模式下能够格式，来同步来识别当前发射机的编码方式是正常编码还是交错编码。

在上述技术方案的基础上，所述发射机的两个或两个以上的基带信号处理器内均连接有翻转器，每个基带信号处理器和与该基带信号处理器连接的翻转器形成一个数据输出的通路，每个通路上的翻转器开启和不开启的切换，实现基带信号处理电路输出正常编码信号序列和交错编码信号序列的切换，从而使复用器输出正常编码信号和交错编码信号。

在上述技术方案的基础上，所述翻转器通过软件设置的方式激活开启。

在上述技术方案的基础上，对于交错编码信号，奇数通路的翻转器开启，偶数通路的翻转器不开启，复用器输出交错编码信号，或者偶数通路的翻转器开启，奇数通路的翻转器不开启，复用器输出交错编码信号；对于正常编码信号，奇数通路的翻转器不开启，偶数通路的翻转器不开启，复用器输出正常编码信号。

本发明还提供一种基于交错编码的高速全数字接收机校准方法，该校准方法包括如下步骤：

a、发射机启动，在发射机初始化状态下，发射机发出的信号幅值不稳定，基带信号采用交错编码；

b、发射机进入正常工作状态，在发射机正常工作状态下，发射机发出的信号幅值稳定，基带信号改为正常编码；

c、接收机对接收到的信号进行数字信号处理，获得解调后的基带信号，并不断地检查基带信号是正常编码还是交错编码；

d、当接收机发现基带信号变为正常编码时，接收机利用该信号进行接收机的模拟数字转换器adc精校准，在接收机的模拟数字转换器adc精校准完成之后，接收机进入正常工作状态。

在上述技术方案的基础上，所述步骤a和步骤b之间，还包括如下步骤：发射机在初始化状态完成后，发射机进入短暂等待状态，在发射机短暂等待状态下，发射机发出的信号幅值稳定，基带信号仍然采用交错编码，发射机结束短暂等待状态后，进入发射机正常工作状态。

在上述技术方案的基础上，所述步骤b和步骤c之间，还包括如下步骤：当接收机接收到的信号幅值小于幅值门限时，接收机处于接收机信号丢失状态；当接收机检测到接收信号幅值大于幅值门限时，接收机利用接收到的信号进行接收机的模拟数字转换器adc粗校准；在接收机的模拟数字转换器adc粗校准完毕后，接收机进入检查编码状态。

与现有技术相比，本发明的优点如下：

本发明提供的一种基于交错编码的高速全数字接收机校准系统及方法，能够使得接收机获知发射机的工作状态，确保接收机在接收到稳定的信号时进行接收机adc校准，保证接收机性能达到最佳；同时也不会受到噪声和不稳定信号的干扰，避免了接收机反复多次地对接收机adc进行校准，降低了校准算法和相关控制电路的复杂度。

而且，因为发射机和接收机都是基于数字电路的，正常编码和交错编码的变换由数字电路实现非常简单，不需要增加任何硬件，软件复杂度的增加也可以忽略不计。

附图说明

图1为本发明实施例正常编码信号序列和交错编码信号序列对比图，其中信号序列长度为8比特长度。

图2为一种现有的基于并行数字电路的基带信号处理电路，其中并行数字电路为两通道。

图3为本发明实施例两通道的可输出正常编码信号序列或交错编码信号序列的基带信号处理电路。

图4为本发明实施例八通道的可输出正常编码信号序列或交错编码信号序列的基带信号处理电路。

图5为本发明实施例2n通道的可输出正常编码信号序列或交错编码信号序列的基带信号处理电路。

图6为本发明实施例基于交错编码的高速全数字接收机校准方法的工作状态图。

图中，101-发射机初始化状态，102-发射机短暂等待状态，103-发射机正常工作状态，104-接收机信号丢失状态，105-接收机adc粗校准，106-接收机检查编码状态，107-接收机adc精校准，108-接收机正常工作状态，301-发射机解复用器，302-第一发射机基带信号处理器，303-第二发射机基带信号处理器，304-发射机复用器，401-两通路发射机解复用器，402-两通路第一发射机基带信号处理器，403-两通路第二发射机基带信号处理器，404-两通路发射机复用器，405-两通路第一发射机翻转器，406-两通路第二发射机翻转器，501-八通路发射机解复用器，502-八通路发射机复用器，503-八通路第一发射机基带信号处理器，504-八通路第一发射机翻转器，505-八通路第二发射机基带信号处理器，506-八通路第二发射机翻转器，507-八通路第三发射机基带信号处理器，508-八通路第三发射机翻转器，509-八通路第四发射机基带信号处理器，510-八通路第四发射机翻转器，511-八通路第五发射机基带信号处理器，512-八通路第五发射机翻转器，513-八通路第六发射机基带信号处理器，514-八通路第六发射机翻转器，515-八通路第七发射机基带信号处理器，516-八通路第七发射机翻转器，517-八通路第八发射机基带信号处理器，518-八通路第八发射机翻转器，601-2n通路发射机解复用器，602-2n通路发射机复用器，603-2n通路第一发射机基带信号处理器，604-2n通路第一发射机翻转器，605-2n通路第二发射机基带信号处理器，606-2n通路第二发射机翻转器，607-2n通路第三发射机基带信号处理器，608-2n通路第三发射机翻转器，609-2n通路第四发射机基带信号处理器，610-2n通路第四发射机翻转器，611-2n通路第2n-1发射机基带信号处理器，612-2n通路第2n-1发射机翻转器，613-2n通路第2n发射机基带信号处理器，614-2n通路第2n发射机翻转器。

具体实施方式

下面结合附图及具体实施例对本发明作进一步的详细描述。

本发明实施例提供一种基于交错编码的高速全数字接收机校准系统，该系统包括发射机和接收机；

所述发射机用于：根据信号幅值选择发射正常编码信号或交错编码信号；所述接收机用于：接收发射机的信号，并进行接收机的模拟数字转换器adc校准；所述发射机包括解复用器、基带信号处理器、翻转器和复用器，所述解复用器连接两个或两个以上的基带信号处理器，所述解复用器和基带信号处理器将输入的串行高速数据转换成并行数据，并进行基带信号处理，翻转器能够将发射机基带信号处理器的输出信号翻转，复用器用于将并行数据转换成串行高速基带信号。

其中，发射机和接收机均采用基于数字电路的基带信号处理电路，正常编码和交错编码的变换由数字电路产生。发射机发射的基带信号采用固定的格式，接收机在接受信号并处理基带信号时，对该固定的格式进行同步，接收机在接收机检查编码状态下，利用与发射机发射的基带信号固定的格式同步这一特性对交错编码进行识别。

其中，所述接收机依次使用交错编码接收模式和正常编码接收模式尝试对接收到的信号进行格式同步，通过在采用何种接收模式下能够格式，来同步来识别当前发射机的编码方式是正常编码还是交错编码。

实际操作时，所述发射机的两个或两个以上的基带信号处理器内均连接有翻转器，每个基带信号处理器和与该基带信号处理器连接的翻转器形成一个数据输出的通路，每个通路上的翻转器开启和不开启的切换，实现基带信号处理电路输出正常编码信号序列和交错编码信号序列的切换，从而使复用器输出正常编码信号和交错编码信号。

实际操作时，对于交错编码信号，奇数通路的翻转器开启，偶数通路的翻转器不开启，复用器输出交错编码信号，或者偶数通路的翻转器开启，奇数通路的翻转器不开启，复用器输出交错编码信号；对于正常编码信号，奇数通路的翻转器不开启，偶数通路的翻转器不开启，复用器输出正常编码信号。

可以想到的是，实际应用中，也可以仅奇数通路的发射机基带信号处理器连接有发射机翻转器，通过软件设置发射机翻转器翻转；同样，也可以仅偶数通路的发射机基带信号处理器连接有发射机翻转器，通过软件设置发射机翻转器翻转。

参见图1所示，分别为正常编码信号序列和交错编码信号序列对比，图中示出了一个8比特长度的正常编码信号序列，8比特长度的交错编码信号序列，其中t1、t3、t5、t7比特被翻转了，翻转的含义是0变成1，1变成0。

参见图2所示，示出了常用的基于并行数字电路的基带信号处理电路。现有的发射机解复用器301将输入的串行高速数据转换成两个通道较为低速的并行数据，第一发射机基带信号处理器302和第二发射机基带信号处理器303对并行数据进行数字信号处理，处理完成的并行信号送入发射机复用器304，转换成串行高速基带信号。

参见图3所示，提供一种实施例为两个通道的并行数字电路，可输出正常编码信号序列或交错编码信号序列的基带信号处理电路。在本实施例中，以奇数通路的翻转器开启，偶数通路的翻转器不开启，复用器输出交错编码信号为例，两通路发射机解复用器401将输入的串行高速数据转换成两个通道较为低速的并行数据，通过软件设置，激活两通路第一发射机基带信号处理器402中的两通路第一发射机翻转器405，将两通路第一发射机基带信号处理器402的输出信号翻转。翻转的含义是0变成1，1变成0。两通路第二发射机基带信号处理器403也包含有两通路第二发射机翻转器406。开启两通路第一发射机翻转器405，不开启两通路第二发射机翻转器406，两通路发射机复用器404输出信号将是交错编码信号；不开启两通路第一发射机翻转器405，不开启两通路第二发射机翻转器406，两通路发射机复用器404输出信号将是正常编码信号。同理，偶数通路的翻转器开启，奇数通路的翻转器不开启，复用器同样输出交错编码信号。

参见图4所示，提供一种实施例为八个通道的并行数字电路，可输出正常编码信号序列或交错编码信号序列的基带信号处理电路。在本实施例中，以奇数通路的翻转器开启，偶数通路的翻转器不开启，复用器输出交错编码信号为例，八通路发射机解复用器501将输入的串行高速数据转换成八个通道较为低速的并行数据，通过软件设置，激活八通路第一发射机基带信号处理器503中的八通路第一发射机翻转器504，激活八通路第三发射机基带信号处理器507中的八通路第三发射机翻转器508，激活八通路第五发射机基带信号处理器511中的八通路第五发射机翻转器512，激活八通路第七发射机基带信号处理器515中的八通路第七发射机翻转器516，将八通路第一发射机基带信号处理器503、八通路第三发射机基带信号处理器507、八通路第五发射机基带信号处理器511、八通路第七发射机基带信号处理器515的输出信号翻转，八通路第二发射机基带信号处理器505、八通路第四发射机基带信号处理器509、八通路第六发射机基带信号处理器513、八通路第八发射机基带信号处理器517的输出信号不翻转。翻转的含义是0变成1，1变成0。

开启八通路第一发射机翻转器504、八通路第三发射机翻转器508、八通路第五发射机翻转器512、八通路第七发射机翻转器516，不开启八通路第二发射机翻转器506、八通路第四发射机翻转器510、八通路第六发射机翻转器514、八通路第八发射机翻转器518，八通路发射机复用器502输出信号将是交错编码信号；同理，偶数通路的翻转器开启，奇数通路的翻转器不开启，复用器同样输出交错编码信号。

不开启八通路第一发射机翻转器504、八通路第三发射机翻转器508、八通路第五发射机翻转器512、八通路第七发射机翻转器516，不开启八通路第二发射机翻转器506、八通路第四发射机翻转器510、八通路第六发射机翻转器514、八通路第八发射机翻转器518，八通路发射机复用器502输出信号将是正常编码信号。

参见图5所示，提供一种实施例为2n个通道的并行数字电路，可输出正常编码信号序列或交错编码信号序列的基带信号处理电路。在本实施例中，以奇数通路的翻转器开启，偶数通路的翻转器不开启，复用器输出交错编码信号为例，2n通路发射机解复用器601将输入的串行高速数据转换成2n个通道较为低速的并行数据，通过软件设置，激活2n通路第一发射机基带信号处理器603中的2n通路第一发射机翻转器604，激活2n通路第三发射机基带信号处理器607中的2n通路第三发射机翻转器608，依次类推，激活奇数通路的发射机翻转器，激活2n通路第2n-1发射机基带信号处理器611中的2n通路第2n-1发射机翻转器612，将2n通路第一发射机基带信号处理器603、2n通路第三发射机基带信号处理器607、2n通路第2n-1发射机基带信号处理器611等奇数通路的输出信号翻转，2n通路第二发射机基带信号处理器605、2n通路第四发射机基带信号处理器609、2n通路第2n发射机基带信号处理器613等偶数通路的输出信号不翻转。翻转的含义是0变成1，1变成0。

开启2n通路第一发射机翻转器604、2n通路第三发射机翻转器608、2n通路第2n-1发射机翻转器612等奇数通路的发射机翻转器，不开启2n通路第二发射机翻转器606、2n通路第四发射机翻转器610、2n通路第2n发射机翻转器614等偶数通路的发射机翻转器，2n通路发射机复用器602输出信号将是交错编码信号；同理，偶数通路的翻转器开启，奇数通路的翻转器不开启，复用器同样输出交错编码信号。

不开启2n通路第一发射机翻转器604、2n通路第三发射机翻转器608、2n通路第2n-1发射机翻转器612等奇数通路的发射机翻转器，不开启2n通路第二发射机翻转器606、2n通路第四发射机翻转器610、2n通路第2n发射机翻转器614等偶数通路的发射机翻转器，输出信号将是正常编码信号。

参见图6所示，本发明实施例还提供一种基于交错编码的高速全数字接收机校准方法，该校准方法包括以下步骤：

s1、发射机在t0时刻启动，t0时刻与t2时刻之间为发射机初始化状态101，在发射机初始化状态101下，发射机发出的信号幅值不稳定，基带信号采用交错编码；

s2、发射机在t2时刻初始化完成，t2时刻与t3时刻之间为发射机短暂等待状态102，在发射机短暂等待状态102下，发射机发出的信号幅值稳定，基带信号仍然采用交错编码；

s3、发射机在t3时刻结束发射机短暂等待状态102，进入发射机正常工作状态103，在发射机正常工作状态103下，发射机发出的信号幅值稳定，基带信号改为正常编码；

s4、当接收机接收到的信号幅值小于幅值门限，接收机处于接收机信号丢失状态104；当接收机在t1时刻检测到接收信号幅值大于幅值门限，认为此时发射机已经进入了发射机初始化状态101，利用接收到的信号进行接收机adc粗校准105；

s5、接收机adc粗校准105完毕后，接收机进入接收机检查编码状态106，在接收机检查编码状态106下，接收机对所接收到的信号进行数字信号处理，获得解调后的基带信号，并不断地检查基带信号是正常编码还是交错编码；

s6、接收机在t3时刻发现基带信号变为了正常编码，说明此时远端的发射机已经进入发射机正常工作状态103，发出了稳定信号，接收机利用该信号进行接收机adc精校准107，在接收机adc精校准107完成之后，接收机进入正常工作状态108。

本领域的技术人员可以对本发明实施例进行各种修改和变型，倘若这些修改和变型在本发明权利要求及其等同技术的范围之内，则这些修改和变型也在本发明的保护范围之内。

说明书中未详细描述的内容为本领域技术人员公知的现有技术。