锁相环路相位同步的装置和方法与流程

本发明的实施例涉及电子系统，更具体地涉及锁相环的相位同步。
背景技术：
：锁相环(pll)可以用于各种应用中，用于产生具有与参考时钟信号的受控相位和频率关系的输出时钟信号。pll可用于例如电信系统和/或芯片到芯片通信。可以通过在pll的反馈环路中提供整数分频器来实现整数npll。整数npll可以用于通过选择分频器的整数除数n来合成参考频率步进的输出频率。例如，在稳态下，pll的输出时钟信号的频率被控制为参考时钟信号频率的n倍。因此，在整数npll中，在稳态下，输出时钟信号对于参考时钟信号的每个周期具有n个周期。为了提供更精细的输出频率调整步骤，可以使用分数n的pll。与使用整数除法值的整数npll相反，分数npll允许小数除数值。在稳定状态下，pll的输出时钟信号的频率被控制为参考时钟信号频率的n+f/m倍，其中n是分频值的整数部分，f/m是分频值的小数部分。技术实现要素：在一个方面，提供了一种射频(rf)通信系统。rf通信系统包括被配置为产生一个或多个输出时钟信号的锁相环(pll)，被配置为通过基于参考时钟信号的定时对一个或多个输出时钟信号进行采样来生成多个采样的采样电路相位差计算电路，被配置为基于所述多个采样和表示所述pll的相位的跟踪数字相位信号而产生相位差信号，以及相位调整控制电路，被配置为基于所述pll提供相位调整相位差信号以使pll同步。在另一方面，提供了一种频率合成器中的相位同步的方法。该方法包括使用锁相环(pll)产生一个或多个输出时钟信号，基于参考时钟信号的定时对一个或多个输出时钟信号进行采样而产生多个样本，基于所述多个样本和表示所述pll的相位的跟踪数字相位信号，并且通过提供基于所述相位差信号的相位调整而同步所述pll。在另一方面，提供了一种大规模多输入多输出(mimo)系统。大量mimo系统包括多个频率合成器，其被配置为基于公共参考时钟信号的定时产生多个本地振荡器信号。此外，多个频率合成器的第一频率合成器包括被配置为产生多个本地振荡器信号中的一个或多个本机振荡器信号的锁相环(pll)，被配置为通过采样生成多个采样基于公共参考时钟信号的定时的一个或多个本地振荡器信号，被配置为基于多个采样产生相位差信号的相位差计算电路和表示pll的相位的跟踪数字相位信号，以及相位调整控制电路，被配置为基于相位差信号向pll提供相位调整。附图说明图1a是海量多输入多输出(mimo)基站的一个实施例的示意图。图1b是图1a的海量mimo基站的收发器系统的一个实施例的示意图。图2是rf通信系统的一个实施例的示意图。图3a是根据一个实施例的频率合成器的示意图。图3b是根据另一实施例的频率合成器的示意图。图4a是根据另一实施例的频率合成器的示意图。图4b是示出累积相位差计算器的一个实施例的操作的曲线图。图5是根据另一实施例的频率合成器的示意图。图6a是根据另一实施例的频率合成器的示意图。图6b是与本地振荡器采样同时采样的跟踪相位累加器值的一个示例的相图。图6c是与本地振荡器采样同时采样的跟踪相位累加器值的另一示例的相图。图7是根据另一实施例的频率合成器的示意图。图8是根据另一实施例的频率合成器的示意图。图9是根据另一实施例的rf通信系统的示意图。具体实施方式以下实施方案的详细描述示出了本发明的具体实施方案的各种描述。然而，本发明可以以权利要求所限定和覆盖的多种不同方式来体现。在本说明书中，参考附图，其中相同的附图标记可以表示相同或功能相似的元件。应当理解，某些实施例可以包括比图中所示出的更多的元件和/或图中所示元件的子集。此外，一些实施例可以包括来自两个或更多个附图的特征的任何合适的组合。射频(rf)通信系统可以包括分数n锁相环(pll)，以通过在宽范围的参考时钟频率上提供相对小的输出频率步长来增加灵活性。然而，缺少同步，分数npll可以不可预测地锁定到参考时钟信号的多个可能相位之一。在某些rf通信系统中，期望将pll的输出时钟信号的相位与参考时钟信号的已知关系同步。例如，在跳频无线通信系统中，每当本地振荡器的频率改变时，本地振荡器可以与参考时钟信号保持相同的相位关系。此外，在多pll系统中，保持由pll产生的输出时钟信号之间保持相同的相位关系是重要的。可能难以可靠地测量pll的输入和输出相位。虽然输入相位信息可能存在于pll的σ-δ调制器的累加器中，但σ-δ噪声可以使观测变得困难，因为可以使用pll的反馈时钟信号来更新累加器，而不是基准时钟信号。此外，pll的输出可以被量化，例如量化到1位，这可以使得观察到瞬时输出相位同样困难。本文提供了pll的相位同步的装置和方法。在某些配置中，rf通信系统包括产生一个或多个输出时钟信号的pll和同步pll相位的相位同步电路。相位同步电路包括采样电路，其通过基于参考时钟信号的定时对一个或多个输出时钟信号进行采样而产生样本。此外，相位同步电路包括相位差计算电路，其基于采样以及表示pll的相位的跟踪数字相位信号而产生相位差信号。相位同步电路还包括相位调整控制电路，其基于相位差信号向pll提供相位调整，以使pll同步。在本文的某些配置中，统计地测量pll的输出相位并随时间平均以增强精度。例如，pll产生的输出时钟信号可以被子采样到参考时钟信号的时钟域中。子采样可以以各种方式执行，例如通过使用高速电流模式逻辑(cml)采样电路。此外，pll的输出时钟信号的采样被提供给相位差计算电路，该相位差计算电路基于采样和产生代表pll的相位的跟踪数字相位信号产生相位差信号。在某些实施方案中，跟踪相位累加器产生表示pll相位的跟踪数字相位信号。跟踪相位累加器可以由参考时钟信号来计时，并且可以累加用于控制pll分频率的分数频率调谐信号。可以通过相位差计算电路随时间观察跟踪相位累加器和样本所指示的输出相位信息之间的相位差，以确定应用于pll的相位调整量。在某些实现中，相位调整控制电路通过调整pll的调制器的状态来提供相位调整。例如，可以将相位偏移添加到pll的σ-δ调制器的累加器，从而将pll的输出相位移位相应的偏移。因此，相位同步电路可以作为pll的输出与pll的σ-δ调制器的输入之间的数字慢回路工作。在某些实现中，相位调整在多个参考时钟周期中被部分地添加，由此保持锁相环锁定而无滑动周期。然而，相位调整控制电路可以以各种各样的方式提供相位调整。pll可以为各种各样的应用产生输出时钟信号。在一个示例中，pll用于产生用于收发器中的上变频和/或下变频的同相(i)本地振荡器信号和正交相位(q)本地振荡器信号。另外，使用pll的参考时钟信号对i和q本地振荡器信号进行子采样，以产生用于相位差计算电路的i和q采样。在某些实施方案中，相位同步电路调节pll的相位以跟踪由主相位控制电路产生的主数字相位信号。因此，可以跨多个pll(包括不同收发器芯片上的pll)全局地执行相位同步。因此，本文的教导可以提供用于pll的数字慢环系统，其对pll的输出时钟信号进行采样，并提供同步以匹配主数字相位信号。因此，相位可以跨多个收发器部件全局数字同步。当使用小数除数进行操作时以及使用整数除数进行操作时，pll都可以同步。本文的教导可用于在海量多输入多输出(mimo)系统中提供相位同步，其中相对大量的并行rf收发器同时处理多个rf频带。在这种配置中，根据本文的教导，可以同步100个或更多个pll，从而有助于实现使用数百个天线进行通信的海量mimo系统。在某些实现中，在初始相位采集期间修改pll的频率，使得数字慢环获得相对不相关的pll的输出时钟信号的采样，即使当pll以整数或接近整数除法值。在pll的带宽内提供频率修改，使得pll随着频率的修改而保持锁定。在某些实现中，pll产生同相(i)本地振荡器信号和正交相位(q)本地振荡器信号。此外，i和q本地振荡器信号可以由采样电路采样，以产生共同表示存在本地振荡器信号的相位象限的i和q采样。可以实现跟踪相位累加器的精度以匹配pll的分数精度，使得可以提取pll的相对精确的相位。在一个实施例中，跟踪数字相位信号被提供给产生包括i相信号和q相信号的i/q向量的数控振荡器(nco)。此外，可以测量由nco产生的i/q向量与与本地振荡器样本相关联的i/q向量之间的相位差，以确定适用于pll的相位调整量。例如，为了确定相位差，由nco产生的i/q向量可与与i和q本地振荡器样本相关联的i/q向量的复共轭进行交叉乘法，并且交叉乘法可以随着时间的推移积累。在某些实现中，本地振荡器信号的i和q采样是1位，并且对于用于产生i/q向量的nco采用1位分辨率。因此，可以使用跟踪相位累加器的高2位上的组合逻辑来计算交叉乘法，并且可以将复数结果存储在相位差计算电路的累积相位差(apd)寄存器中。存储的复杂结果可以以各种各样的方式转换为标量相位。例如，可以使用反正切函数将存储的复杂结果转换为标量相位，但是该功能在硅中可能是昂贵的。在其他实现中，可以将已知的2n个1位样本累积到apd寄存器中，然后可以将累积值(例如通过使用左移位)缩放到对应于2π弧度的全分辨率。当pll以整数设置或近整数设置操作时，本地振荡器i和q时钟信号的采样可以相关，因为采样可以在大约相同的相位重复。当使用1位量化时，平均可能不会提高测量的精度。在某些实施方式中，通过修改pll的分频速率，例如通过将分数频率调谐信号的最低有效位(lsb)替换为pll，在修改初始相位测量之前修改pll的工作频率(以及相应地跟踪数字相位信号)。频率被修改以引起相位采样的变化，从而提供随时间的测量精度并且将相关的本地振荡器信号的采样取消相关。频率修改相对较小，并且包含在pll环路带宽内，使得pll在校准期间不会失去锁定或滑动周期。当跨多个收发器芯片同步多个pll的相位时，期望pll不仅在同步时初始同步，而且还允许pll在保持相位同步的同时被重新编程为不同的频率。以这种方式实现pll允许跳频，而不需要附加的多芯片同步序列，从而便于诸如第五代(5g)系统的大规模mimo系统中的操作。为了获得用于同步的参考，每个收发器可以包括主相位控制电路，其可以经由多芯片同步机制复位。每个同步收发器的主相位控制电路在给定时间可以具有相同的值。因此，主相位控制电路产生本地振荡器信号的期望相位的数字表示。在某些实施方案中，主相位控制电路包括主相位累加器，其在参考时钟信号的每个周期处被分数频率调谐信号递增，并且当到达pll的σ-δ调制器的模数时可以包络。即使当跟踪相位累加器的频率被改变以提供本地振荡器信号的不相关观测时，主相位累加器在校准期间继续对未修改的分数频率调谐信号进行操作。主相位控制电路可以与跟踪相位累加器和相位差计算电路一起工作，以确定在校准结束时应用于pll的总相位修改。在某些实现中，总相位修正对应于约δφ+φm-φt，其中δφ是由相位差计算电路产生的相位差信号，φm是由主相位控制电路产生的主数字相位信号，φt是跟踪相位累加器的相位值。在某些配置中，总相位修改被施加到pll的σ-δ调制器的累加器的第一级以提供相位同步。可以在参考时钟信号的多个周期上施加总相位修改，以保持pll处于锁定状态和/或避免在相位同步期间滑动时钟周期。为了在pll的频率变化之后重新计算主数字相位信号，每个pll可以包括被实现为频率独立的+1计数器的主计数器。可以以足够的精度实现主计数器，例如64位或更多位，以避免pll操作期间的缠绕。pll还可以包括计算固定周期长度迭代乘法/模数函数的电路，从而每当启动相位校准时，从主计数器计算主数字相位信号。在初始校准模式中完成初始相位调整之后，可以启用跟踪校准模式以允许自动应用小的改变以保持pll与主数字相位信号对准。在某些实现中，pll包括在收发器中，并且当收发器不工作时执行初始校准模式，而跟踪校准模式是在收发器工作时执行的背景校准。因此，可以实施pll以在与初始相位校准相关联的第一或初始校准模式下运行，以及与跟踪校准相关联的第二或跟踪校准模式。在跟踪校准模式下，当收发器工作时，校准可以是在正常操作pll期间发生的背景校准。因此，在跟踪校准模式期间，分数频率调谐信号可以保持恒定。在跟踪校准模式期间，较长的时间周期可用于本地振荡器信号的数据采集/观测，从而允许足够的平均值以适当地观察pll的输出相位，以实现pll的分频率的近整数设置。在某些配置中，pll包括用于将跟踪数字相位信号转换为i/q向量的nco。此外，nco在跟踪校准期间以相对于初始校准的不同分辨率运行。在一个示例中，nco可以从2状态模式切换到3状态模式，以允许以pll的整数除法值进行操作。本文的教导可用于提供多个pll的相位同步，包括位于单独收发器芯片上的pll。相位同步是灵活的，并且相对于允许相位同步的有限机会的方案在相位同步方面提供更大的灵活性。教导还可以通过提供跟踪校准模式来允许在同步期间进行传输。相位同步还可以允许环路滤波器和/或vco的温度效应被补偿。这里的教导可以应用于分数npll，两者都设置为分数除数和整数除数。此外，可以在保持pll锁定的同时使用相位同步方案，并且可以在pll的实时操作期间跟踪。图1a是海量mimo基站10的一个实施例的示意图。海量mimo基站10包括第一天线阵列1a和第二天线阵列1b，每个包括多个天线11.虽然一个具体示例是如图所示，巨大的mimo基站可以包括更多或更少的天线阵列。此外，天线阵列可以以其他方式布置和/或可以包括更多或更少的天线。大量mimo基站10示出了可以包括根据本文的教导实现的相位同步电路的rf通信系统的一个示例。例如，大规模mimo基站10包括同时处理多个rf频带的相对大量的并行rf收发器(例如，100个或更多个收发器)。此外，大规模mimo基站10可以包括用于为收发机产生本地振荡器信号的pll，并且pll可以根据本文的教导进行相位同步。在诸如图1a的大规模mimo基站10的海量mimo基站中路由公共高速本地振荡器信号在电路板面积和/或系统功率方面可能是昂贵的。为了减少或减轻这样的成本，期望具有使用分布式参考时钟信号由多个pll产生的多个本地振荡器信号。巨大的mimo基站10和其他mimo和波束成形系统可以依赖于用于经由天线100发送和/或接收信号的本地振荡器信号的相位之间的静态关系。尽管可以执行周期性校准以发现与每个天线100相关联的本地振荡器信号，相对较高的相位发散速率可以导致相对频繁地执行校准。因此，期望用于产生本地振荡器信号的pll具有使本地振荡器信号的相位与参考时钟信号同步的相位同步功能。尽管图1a的大规模mimo基站10示出了可以包括相位同步电路的rf通信系统的一个示例，但是本文的教导可应用于各种各样的rf通信系统。例如，本文的教导可以用于基站的其他配置中，并且也可以应用于其它类型的rf通信系统，诸如移动或无线设备。本文描述的相位同步电路可用于在广泛的应用中提供pll相位同步，包括例如蜂窝式，微波，非常小的孔径端子(vsat)，测试设备和/或传感器应用。相位同步电路可以同步以各种频率工作的pll，不仅包括用于诸如3g，4g，wimax，lte和高级lte通信之类的蜂窝通信，而且还包括较高的频率，例如x(约7ghz至12ghz)，ku波段(约12ghz至18ghz)，k波段(约18ghz至27ghz)，ka波段(约27ghz至40ghz)，v波段约40ghz至75ghz)和/或w波段(约75ghz至110ghz)。因此，本文的教导可应用于包括微波通信系统在内的各种rf通信系统。图1b是图1a的海量mimo基站10的收发机系统20的一个实施例的示意图。收发器系统20包括耦合到第一天线11a的第一收发器21a，耦合到第二天线11b的第二收发器21b以及耦合到第三天线11c的第三收发器21c。虽然示出了包括三个收发器和三个天线的收发机系统30，但是收发器系统30可以包括更多或更少的收发器和/或天线。在所示实施例中，第一收发器21a包括第一频率合成器22a，其为第一i路混频器26a产生第一同相(i)本地振荡器信号loi1，并产生第一正交相位(q)本地振荡器信号loq1用于第一q路径混合器27a。如图1b所示，第一频率合成器22a包括第一pll25a和第一相位同步电路24a，用于使第一pll25a相对于公共参考时钟clkref的相位同步。类似地，第二收发器21b包括第二频率合成器22b，其产生用于第二i路混频器26b的第二i本地振荡器信号loi2，并为第二q路径混频器27b产生第二q本机振荡器信号loq2。第二频率合成器22b包括用于使第二pll25b相对于公共参考时钟clkref的相位同步的第二pll25b和第二相位同步电路24b。类似地，第三收发器21c包括第三频率合成器22c，其产生第三i路混频器26c的第三i本地振荡器信号loi3，并为第三q路径混频器27c产生第三q本地振荡器信号loq3。第三频率合成器22c包括用于使第三pll25c相对于公共参考时钟clkref的相位同步的第三pll25c和第三相位同步电路24c。本地振荡器信号可以在收发器21a-23c中用于各种各样的目的，诸如上变频和/或下变频。例如，混频器23a-23c可以分别用于在天线11a-11c上传输的信号的上变频和/或用于在天线11a-11c上接收的信号的下变频。在某些实施方案中，收发器21a-21c中的每一个在单独的半导体管芯或芯片上。当跨多个收发器芯片同步多个pll的相位时，期望pll不仅在同步时最初同步，而且还允许pll在保持相位同步的同时被重新编程为不同的频率。以这种方式实现pll允许跳频而不需要附加的多芯片同步序列，从而便于诸如第五代(5g)系统的大规模mimo系统中的操作。尽管图1b的收发机系统20示出了可以包括相位同步电路的rf通信系统的一个示例，但是本文的教导可应用于各种各样的rf通信系统。图2是rf通信系统30的一个实施例的示意图。rf通信系统30包括第一频率合成器31a、第二频率合成器31b和第三频率合成器31c。如图2所示，第一频率合成器31a包括第一pll32a和第一相位同步电路34a。此外，第二频率合成器31b包括第二pll32b和第二相位同步电路34b。此外，第三频率合成器31c包括第三pll32c和第三相位同步电路34c。尽管rf通信系统30被示为包括三个频率合成器，但是rf通信系统30可以适于包括更多或更少的频率合成器。在某些配置中，第一、第二和第三频率合成器31a-31c设置在分离的集成电路(ic)或管芯上。在所示配置中，频率合成器31a-31c分别接收参考时钟信号clkref，分数频率调谐信号f，模数信号m，整数频率调谐信号n和同步信号mcs。此外，pll32a-32c中的每一个产生不同的输出时钟信号。例如，第一pll322包括产生第一i本地振荡器信号loi1和第一q本机振荡器信号loq1的第一本地振荡器发生器33a。此外，第二pll32b包括产生第二i本地振荡器信号loi2和第二q本机振荡器信号loq2的第二本地振荡器产生器33b。此外，第三pll32c包括产生第三i本地振荡器信号loi3和第三q本机振荡器信号loq3的第三本地振荡器产生器33c。分数频率调谐信号f、模数信号m和整数频率调谐信号n可以用于控制由pll32a-32c产生的本地振荡器信号相对于参考时钟信号的频率的频率clkref。例如，在稳态下，由生成的本地振荡器信号被控制为基准时钟信号的频率的大约n+f/m倍。分数频率调谐信号f，模数信号m和整数频率调谐信号n可分别为多位数字信号。在一个实施例中，分数频率调谐信号f携带至少23位，模数信号m承载至少23位，整数频率调谐信号n至少占用10位。缺少相位同步机制，pll32a-32c可以不可预知地锁定到参考时钟信号clkref的多个可能相位之一。在某些电子系统中，可以期望将pll的输出时钟信号的相位与参考时钟信号的已知关系同步。例如，在诸如图2的rf通信系统30的多pll系统中，维持pll的输出时钟信号之间的已知相位关系可是重要的。所示的配置可以用于将pll32a-32c的相位相对于参考时钟信号clkref同步到公共输出相位。例如，第一相位同步电路34a生成用于调整第一pll32a的相位的第一相位调整信号adj1，第二相位同步电路34b产生用于调整第二pll32b的相位的第二相位调整信号adj2，以及第三相位同步电路34c产生用于调节第三pll32c的相位的第三相位调整信号adj3。在某些实现中，相位同步电路34a-34c分别通过向pll32a-32c的调制器提供调整来提供相位调整。例如，第一相位调整信号adj1可以调整第一pll32a的第一调制器35a的状态，第二相位调整信号adj2可以调整第二pll32b的第二调制器35b的状态，以及第三相位调整信号adj3可以调节第三pll32c的第三调制器35c的状态。在某些实现中，调制器35a-35c被实现为σ-δ调制器，并且通过将相位偏移加到特定σ-δ调制器的累加器来提供相位调整。虽然已经描述了通过调节调制器的状态进行相位调整的各种示例，但是可以以各种各样的方式向pll提供相位调整。相位同步电路34a-34c可以使用本文公开的任何配置来实现，包括例如以下关于图3a-9讨论的任何实施例。在某些实施例中，与特定pll相关联的相位同步电路包括采样电路，其通过基于参考时钟信号clkref的定时对pll的本地振荡器信号进行采样来产生采样，相位差计算电路产生相位差基于样本的信号和表示pll的相位的跟踪数字相位信号，产生可由同步信号mcs复位的主数字相位信号的主相位控制电路，以及提供相位调整的相位调整控制电路基于相位差信号，跟踪数字相位信号和主数字相位信号。通过将相位同步电路34a-34c分别包括在pll32a-32c中，pll32a-32c的相位可以相对于参考时钟信号clkref被同步到期望的相位。在某些实施方案中，相位同步电路34a-34c用于将plls32-32c相位同步到同一相位。同步信号mcs可以以各种各样的方式来实现。在某些实施方式中，一个或多个pll在单独的半导体芯片上实现，同步信号mcs是多芯片同步信号。同步信号mcs可以用于初始化相位同步电路34a-34c，使得它们各自以相同值的主数字相位信号操作。在某些实施方式中，实现相位同步电路34a-34c，使得在rf通信系统30的启动时使用同步信号mcs对相位同步电路34a-34c进行初始化，然后在没有附加同步序列的情况下保持同步，甚至当分数频率调谐信号f，模数信号m和/或整数频率调谐信号n改变值时。以这种方式实现相位同步电路34a-34c通过允许跳频来增强rf通信系统30的灵活性。尽管图3的rf通信系统30示出了可以包括用相位同步电路实现的频率合成器的rf通信系统的一个示例，但是本文的教导可应用于各种各样的rf通信系统。频率合成器31a-31c的附加细节可以如本文所述。图3a是根据一个实施例的频率合成器80的示意图。频率合成器80包括pll81和相位同步电路83.频率合成器80接收参考时钟信号clkref，分数频率调谐信号f，模数信号m，整数频率调谐信号n和同步信号mcs。所示的pll81产生提供给相位同步电路83的输出时钟信号clkout。在稳定状态下，输出时钟信号clkout的频率被控制为参考时钟的大约n+f/m倍信号的频率。所示的相位同步电路83包括采样电路91，跟踪相位累加器92，相位差计算电路93，主相位控制电路94和相位调整控制电路95。采样电路91基于参考时钟信号clkref的定时对输出时钟信号out进行采样来产生采样。在一个实施例中，采样电路91包括至少一个电流模式逻辑(cml)采样电路。然而，采样电路91可以以其他方式实现。所示相位同步电路83基于对pll的输出时钟信号clkout的采样来确定pll81的输出相位。跟踪相位累加器92产生代表pll81的相位的跟踪数字相位信号φt。跟踪相位累加器92基于分数频率调谐信号f更新跟踪数字相位信号φt的值，并且定时参考时钟信号clkref。例如，跟踪相位累加器92的值可以响应于参考时钟信号clkref的边缘(例如上升沿或下降沿)而增加小数频率调谐信号f.跟踪数字相位信号φt是pll81的相位的数字表示。以该方式跟踪pll81的相位避免了与从pll81的调制器的累加器获得相位信息相关联的限制。例如，当pll81使用σ-δ调制器来实现时，σ-δ由于可以使用pll81的反馈时钟信号来更新累加器，而不是使用参考时钟信号clkref，所以噪声可以使得相位观察变得困难。相位差计算电路93基于来自采样电路91的采样和来自跟踪相位累加器92的跟踪数字相位信号δt产生相位差信号δφ。相位差计算电路93提供相位差信号δφ相位调整控制电路95.在某些实施方式中，相位差计算电路93累积跟踪数字相位信号φt与采样所示的pll输出相位之间的相位差。因此，可以基于在不同时间实例采集的采样来统计地生成相位差信号δφ。主相位控制电路94产生代表pll81的期望相位的主数字相位信号φm。主数字相位信号φm被提供给相位调整控制电路95。在某些实现中，主相位控制电路94包括主计数器，其基于参考时钟信号clkref和同步信号mcs的定时产生主计数信号。例如，主计数器可以由同步信号mcs复位，并且可以作为基于参考时钟信号clkref的定时而增加的频率无关的+1计数器工作。可以以足够的精度实现主计数器，例如64位或更多位，以避免在pll81的操作期间的缠绕。在一个实施例中，主相位控制电路94可以包括主相位计算电路，每当启动相位校准时，它从主计数器计算主数字相位信号φm。例如，可以基于功能(g*f)％m来计算瞬时主相位信号，其中g是主计数器的计数，f是分数频率调谐信号的值，m是模数信号，％是数学模运算。以这种方式计算主数字相位信号φm可以有助于提供主数字相位信号φm的正确值，即使在经过同步信号mcs的同步发生在分数频率调谐信号f，模数信号m和/或整数频率调谐信号n被控制到其期望值。在某些实现中，主相位控制电路94还包括使用由主相位计算电路产生的瞬时主相信号来初始化的主相位累加器。此外，主相位累加器可以基于分数频率调谐信号f和参考时钟信号clkref的定时来更新主数字相位信号φm。包括主相位累加器可以通过允许初始计算瞬时主相位信号，然后经由主相位累加器来更新计算。然而，在其他实现中，省略主相位累加器。相位调整控制电路95基于相位差信号δφ产生相位调整信号adj。相位调整信号adj被提供给pll81以提供相位同步。相位调整控制电路95可以以各种各样的方式提供相位调整，包括但不限于调整pll81的调制器的状态。在所示实施例中，相位调整控制电路95还基于主数字相位信号φm和跟踪数字相位信号φt向pll81提供相位调整。在某些实施方案中，由相位调整信号adj提供的总相位调整对应于约δφ+φm-φt。在一个实施例中，跟踪数字相位信号φt具有8位和23位之间，主数字相位信号φm具有8位和23位之间，并且相位差信号δφ具有8位和23位之间。然而，其他位值是可能的，例如取决于应用和/或实现的位值。所示的相位同步电路83作为pll81的数字慢回路工作。数字慢回路对pll的输出时钟信号进行采样，并相对于主数字相位信号φm同步观测的输出相位。通过将多个频率合成器(例如，与多个收发器芯片相关联的频率合成器)控制主数字相位信号φm达到相同的值，多个pll的相位可以全局同步。频率合成器80的附加细节可以类似于先前描述的那些。图3b是根据另一实施例的频率合成器100的示意图。频率合成器100包括pll101和相位同步电路103。频率合成器100接收参考时钟信号clkref，分数频率调谐信号f，模数信号m，整数频率调谐信号n和同步信号mcs。所示的pll101包括本地振荡器产生器102，其产生同相(i)本地振荡器信号loi和正交相位(q)本地振荡器信号loq。i和q本地振荡器信号loi，loq可以具有基本上相同的频率，但是相位分离约为90度。在稳态下，i和q本地振荡器信号loi，loq的频率可以约为参考时钟信号频率的n+f/m倍。本地振荡器发生器102可以以各种各样的方式来实现。在一个示例中，本地振荡器发生器102使用对由压控振荡器产生的时钟信号进行分频的正交分频器来实现。在另一示例中，使用多相滤波器来实现本地振荡器发生器102。尽管已经描述了本地振荡器发生器的各种示例，本地振荡器发生器102可以以其他方式实现。所示的相位同步电路103包括采样电路111，跟踪相位累加器112，相位差计算电路113，主相位控制电路114和相位调整控制电路115。图3b的相位同步电路103类似于图3a的相位同步电路83，不同之处在于相位同步电路103使用从i和q本机振荡器信号loi，loq获得的样本进行操作。特别地，采样电路111将i本地振荡器信号loi的采样和q本地振荡器信号loq的采样都提供给相位差计算电路113。频率合成器100的附加细节可以类似于先前描述的那些。图4a是根据另一实施例的频率合成器130的示意图。频率合成器130包括pll101和相位同步电路133。频率合成器130接收参考时钟信号clkref，分数频率调谐信号f，模数信号m，整数频率调谐信号n和同步信号mcs。所示的相位同步电路133包括采样电路141，跟踪相位累加器112，相位差计算电路143，主相位控制电路114和相位调整控制电路115。除了图4a的频率合成器130示出了采样电路和相位差计算电路的具体实现之外，图4a的频率合成器130类似于图3b的频率合成器100。例如，图4a的采样电路141包括i采样器145和q采样器146。另外，相位差计算电路143包括数控振荡器(nco)147和累积相位差(apd)计算器148。虽然图4a示出了采样电路的一个实施例，但采样电路可以以各种各样的方式实现。另外，尽管图4a示出了相位差计算电路的一个实施例，但是可以以各种各样的方式实现相位差计算电路。在所示实施例中，i采样器145基于参考时钟信号clkref的定时捕获i本地振荡器信号loi的采样，并且q采样器146基于时钟信号的时序捕获q本地振荡器信号loq的采样参考时钟信号clkref。所捕获的i和q样本被提供给apd计算器148。另外，nco147接收跟踪数字相位信号φt，并产生提供给apd计算器148的i相信号和q相信号。nco147用于将跟踪相位累加器的相位转换成i/q向量。apd计算器148处理来自采样电路141的i和q采样以及来自nco147的i相信号和q相信号，以产生相位差信号δφ。apd计算器148将pll101的输出相位的样本与跟踪数字相位信号φt进行比较，从而统计地计算相位差信号δφ。在某些实现中，本地振荡器i时钟信号和本地振荡器q信号是1位信号，它们共同表示存在本地振荡器信号的相位象限。在某些实现中，跟踪相位累加器112的精度被实现为至少匹配pll101的分数精度，使得pll101的任意精确相位可以被相位差计算电路143用于比较。在所示实施例中，由相位差计算电路143计算跟踪数字相位信号φt与由i和q采样指示的输出相位之间的相位差。在某些实现中，apd计算器148交叉乘法由nco147产生的i/q向量与与i和q样本相关联的i/q向量的复共轭。此外，apd计算器148随着时间的推移积累交叉乘法乘积。在一个实施例中，由i和q采样器145,146采集的i和q采样是1位，并且采用1位分辨率来进行nco147的分辨率。在这样的实施例中，可以使用跟踪数字相位信号φt的两个最高有效位上的组合逻辑来计算乘法，并且复数结果可以存储在apd计算器148的i和q寄存器中。复积累相位差可以被转换为标量阶段以各种各样的方式。在一个示例中，可以使用反正切函数将复合累加相位差转换为标量相位。在另一示例中，可以在apd计算器148中累积已知2n个1比特样本，然后可以将累积结果(例如通过使用左移位)缩放到对应于2π弧度的全分辨率。根据本地振荡器信号的象限，可以从apd计算器的i寄存器或q寄存器读取结果。在一个实施例中，n被选择在256个样本到8,388,608个样本的范围内。频率合成器130的附加细节可以类似于先前描述的那些。图4b是示出累积相位差计算器的一个实施例的操作的曲线图230。图形230包括i累积相位不同(apdi)和q累积相位差(apdq)的第二曲线图232的第一曲线图。图形230对应于在i寄存器中累积已知的2n个1比特样本的累积相位差计算器(对应于apdi的值)，并且累加已知的2n个1比特样本一个q寄存器(对应于apdq的值)。曲线图230基于apdi和apdq的值示出相位差信号δφ的生成值。下面的表1基于apdi和apdq的值再现相位差信号δφ的值，如图4b所示。表格1相位差信号δφapdi和apdq的值-π/2+apdiapdi<0以及apdq<0apdqapdi>＝0以及apdq<0apdqapdi>＝0以及apdq>0π/2-apdiapdi<0以及apdq>＝0图4b的曲线图230和表1示出了产生相位差信号δφ的一个示例。在第二示例中，基于atan(apdq/apdi)计算相位差信号δφ，其中atan是数学反正切函数。虽然已经描述了生成相位差信号δφ的两个示例，但是可以以各种各样的方式生成相位差信号δφ。图5是根据另一实施例的频率合成器150的示意图。频率合成器150包括pll151和相位同步电路153。频率合成器150接收参考时钟信号clkref，分数频率调谐信号f，模数信号m，整数频率调谐信号n和同步信号mcs。图5的频率合成器150类似于图3b的频率合成器100，除了图5的频率合成器150示出pll相位调整的特定实现之外。例如，图5的pll151包括相位频率检测器/电荷泵(pfd/cp)161，环路滤波器162，压控振荡器(vco)163，反馈分压器164，本地振荡器发生器152和σ-δ调制器168。pfd/cp161将参考时钟信号clkref与由反馈分配器164产生的反馈时钟信号clkfbk进行比较，以控制流入或流出环路滤波器162的电流。另外环路滤波器162产生用于控制vco163的振荡频率的控制电压.pvc163产生vco反相分频器164分频的vco时钟信号clkvco，以产生反馈时钟信号clkfbk。σ-δ调制器168控制反馈分配器164的分频率。在所示实施例中，本地振荡器发生器152作为正交分频器操作，其分频vco时钟信号clkvco以产生i本地振荡器信号loi和q本地振荡器信号loq。尽管图5示出了pll的一个实施方案，pll可以以各种各样的方式来实现。另外，相位同步电路153包括采样电路111，跟踪相位累加器112，相位差计算电路113，主相位控制电路114，相位调整控制电路175和多路复用器或选择器172。除了相位同步电路153包括多路复用器172和包括状态机178的相位调整控制电路175之外，图5的相位同步电路153类似于图3b的相位同步电路103。如图5所示，相位调整控制电路175生成调整后的分数频率调谐信号f+adj。此外，相位调整控制电路175控制多路复用器172在分数频率调谐信号f和经调整的分数频率调谐信号f+adj之间进行选择。所选择的分数频率调谐信号被提供给跟踪相位累加器112和pll151的σ-δ调制器168。在所示实施例中，通过将相位偏移加到pll151的σ-δ调制器168的累加器，从而将pll的输出相位移位相应的偏移来提供相位调整。通过将调整的分数频率调谐信号f+adj提供给参考时钟信号clkref的一个或多个循环来提供到σ-δ调制器168来提供相位调整。在某些实施方式中，调整后的分数频率调谐信号f+adj的值随着时间而改变，并且相位调整在多个参考时钟周期内被分成几部分，从而保持锁相环151锁定而无滑动周期。在一个示例中，状态机178随时间改变调整的分数频率调谐信号f+adj的值并控制多路复用器172的选择。通过在pll的环路带宽内提供相位调整，pll151在相位期间保持锁相调整。如图5所示，跟踪相位累加器112还从多路复用器172接收所选择的分数频率调谐信号。因此，跟踪数字相位信号φt提供pll151的相位的数字表示，包括相位调整。频率合成器150的附加细节可以类似于先前描述的那些。图6a是根据另一实施例的频率合成器180的示意图。频率合成器180包括pll151和相位同步电路183.频率合成器180接收参考时钟信号clkref，分数频率调谐信号f，模数信号m，整数频率调谐信号n和同步信号mcs。除了图6a的频率合成器180示出在初始校准模式之前改变pll的频率的相位同步电路之外，图6a的频率合成器180类似于图5的频率合成器150。例如，所示的相位同步电路183包括采样电路111，跟踪相位累加器112，相位差计算电路113，主相位控制电路114，相位调整控制电路175，校准电路184，和多路复用器185.图6a的相位同步电路183类似于图5的相位同步电路153，除了相位同步电路183包括在分数频率调谐信号f中选择调整的分数频率调谐信号f+adj和校准分数频率调谐信号fcal。在所示实施例中，校准或修改的分数频率调谐信号fcal由校准电路184产生。然而，其他配置是可能的，例如校准分数频率调谐信号fcal由相位调整控制电路175产生的实现。当分数npll以整数设置或近整数设置操作时，本地振荡器i和q时钟信号的样本可以相关，因为样本可以在大约相同的相位重复。当对采样使用1位量化时，相位差计算电路113的平均化可能不能提高相位测量的精度。示出的相位同步电路183可以在初始校准模式中操作，其中相位调整控制电路175控制多路复用器185以选择校准分数频率调谐信号fcal。因此，在初始校准模式期间，将校准分数频率调谐信号fcal提供给σ-δ调制器168和跟踪相位累加器112。通过选择校准分数频率调谐信号fcal，相位同步电路183改变pll151的频率，以在初始校准模式期间对由采样电路111采集的采样进行统计解相关。在某些实施方案中，校准分数频率调谐信号fcal在pll的带宽内提供频率修改，使得pll151随着频率被修改而保持锁定。提供相对较小并且包含在pll的环路带宽内的频率修改防止pll151在初始校准模式期间丢失锁定或滑动循环。因此，所示实施例通过在初始校准模式期间修改pll的分频率来修改pll的工作频率(以及相应地跟踪数字相位信号φt)。在某些实施例中，校准分数频率调谐信号fcal对应于分数频率调谐信号f的修改版本。在一个示例中，校准分数频率调谐信号fcal是使用至少一个最高有效位(msb)分数频率调谐信号f，但分数频率调谐信号f的一个或多个最低有效位(lsb)被替换或修改以产生校准分数频率调谐信号fcal。校准电路184可以用位替代在采样电路111的采样时间或点处的相位变化，从而提供随时间的测量精度，并且对本地振荡器信号loi，loq的捕获样本进行去相关。尽管图6a示出了相位同步电路的一个实施例，该相位同步电路统计地解相关于取自pll的输出时钟信号的采样，但是其它配置是可能的。例如，在另一个实施例中，相位调整控制电路175在初始校准模式期间使用经调整的分数频率调谐信号f+adj来迭代地调整pll151的相位，以确定相位检测器改变方向的相位。可以以各种方式执行迭代，包括但不限于使用使用状态机178实现的二进制搜索。在某些实现中，相位检测器使用相位差计算电路113实现，并且可以对应于捕获的i样本的值切换的位置或捕获的q样本的值切换的相位。图6b是与本地振荡器样本同时采样的跟踪相位累加器值的一个示例的相位图200。相位图200包括以大约任意整数加上一半的分数值操作的分数n个pll的采样i和q跟踪相位累加器信号的一个示例的i/q采样201和i/q采样202。如图6b所示，样品可以相对相关，因为样品可以在大约相同的相位重复。由于分频器的分数字大约是一半，所以样本被聚集成两组，i/q采样201和i/q采样202，在采样点没有跟踪相位累加器的其他值。由于样本相对相关，平均可能不会提高相位测量精度。图6c是与本地振荡器采样同时采样的跟踪相位累加器值的另一示例的相位图210。相位图210包括在使用校准分数频率调谐信号的初始校准模式期间具有变化的分数npll的跟踪相位累加器信号的样本的一个示例。与图6b的相位图200相反，图6c的相位图210包括相对不相关的样本。通过在初始校准模式期间改变pll的频率，捕获的采样可以被统计学地去相关，这导致相位同步电路精确地确定相位调整量以提供给pll以获得同步。图7是根据另一实施例的频率合成器300的示意图。频率合成器300包括pll151和相位同步电路303.频率合成器300接收参考时钟信号clkref，分数频率调谐信号f，模数信号m，整数频率调谐信号n和同步信号mcs。图7的频率合成器300类似于图6a的频率合成器180，除了图7的频率合成器300示出了在初始校准模式和跟踪中可操作的相位同步电路的一个示例校准模式。例如，所示的相位同步电路303包括采样电路141，跟踪相位累加器112，相位差计算电路313，主相位控制电路114，相位调整控制电路315，校准电路184，所示的采样电路141包括i采样器145和q采样器146.另外，所示的相位差计算电路313包括nco327和累积相位差(apd)计算器348。示出的相位同步电路303可以在初始校准模式中操作，其中相位调整控制电路315控制多路复用器185的选择以改变pll151的频率以统计地去除由采样电路141捕获的采样。在初始相位调整完成之后，相位同步电路303可以在跟踪校准模式下操作，该跟踪校准模式进行相对较小的相位调整以使pll151与主数字相位信号φm对准。因此，相位同步电路303以与初始相位校准相关联的第一或初始校准模式和与跟踪校准相关联的第二或跟踪校准模式操作。在跟踪校准模式中，校准可以是在pll151的正常操作期间发生的背景校准，例如当本地振荡器信号loi，loq正被收发器用于频率转换时使用。因此，在跟踪校准模式期间，相位调整控制电路315控制多路转换器185选择可保持恒定的分数频率调谐信号f。在跟踪校准模式期间，较长的时间可用于本地振荡器信号观察，从而允许足够的平均值以适当地观察pll的分频率的近整数设置的输出相位。在一个实施例中，使用输出时钟信号的p个样本来执行跟踪校准模式，其中p被选择在256个样本到8,388,608个样本的范围内。在某些实施方案中，apd计算器348在跟踪校准模式期间作为相位检测器(pd)349操作。例如，在跟踪校准模式期间，相位差计算电路313可以仅在跟踪校准模式中的i采样信号或q采样信号中的仅一个中产生相位差信号δφ。此外，相位调整控制电路315可以基于由相位检测器349提供的i个采样信号或q采样信号的正数采样数和多个负样本的数量来确定跟踪校准模式中的相位调整方向。在某些配置中，用于将跟踪数字相位信号φt转换为i/q表示的nco327在相对于初始校准的跟踪校准期间以不同的模式工作。例如，nco327从相位调整控制电路315接收模式信号mode，其改变nco327的分辨率。例如，nco327可以从初始校准模式中的2状态切换到3-状态模式，从而便于利用pll151的整数除数值进行操作。频率合成器300的附加细节可以如前所述。图8是根据另一实施例的频率合成器350的示意图。频率合成器350包括pll151和相位同步电路353。频率合成器350接收参考时钟信号clkref，分数频率调谐信号f，模数信号m，整数频率调谐信号n和同步信号mcs。图8的频率合成器350类似于图6a的频率合成器180，除了图8的频率合成器350示出了主相位控制电路的特定实现之外。例如，所示的相位同步电路353包括采样电路111，跟踪相位累加器112，相位差计算电路113，主相位控制电路354，相位调整控制电路175，校准电路184，以及多路复用器185。另外，所示的主相位控制电路354包括主计数器363，主相位计算电路362和主相位累加器361。在所示实施例中，主计数器363基于参考时钟信号clkref和同步信号mcs的定时产生主计数信号g。所显示的主计数器363可由同步信号mcs复位，并且作为基于参考时钟信号clkref的定时增加的频率无关的+1计数器操作。主计数器363可以以足够的精度实现，例如64位或更多位，以避免在pll151的操作期间缠绕。例如，当参考时钟信号clkref具有80mhz的频率和64位的主计数器使用时，主计数器可以在达到包装条件之前运行约7,311年。主相位计算电路362基于函数(g*f)％m计算瞬时主相位信号，其中g是主计数信号，f是分数频率调谐信号的值，m是值的模数信号，％是数学模运算。以这种方式计算瞬时主相位信号即使当在分数频率调谐信号f，模数信号m和/或整数频率之前发生经由同步信号mcs的同步序列时，也提供主数字相位信号φm的正确值调谐信号n被控制到其期望值。在所示实施例中，主相位控制电路354还包括主相位累加器361，其由主相位计算电路362产生的瞬时主相信号初始化。此外，主相位累加器361更新主基于分数频率调谐信号f的数字相位信号φm和参考时钟信号clkref的定时。包括主相位累加器361可以通过允许初始计算瞬时主相位信号并且此后经由主相位累加器361来更新来减少计算。然而，在其他实现方式中，省略了主相位累加器。例如，使用主相位计算电路362可以在参考时钟信号clkref的每个周期产生主数字相位信号φm。如图8所示，主相位控制电路354基于未修改的分数频率调谐信号f生成主数字相位信号φm，而跟踪相位累加器112使用由以这种方式实现相位同步电路353允许主数字相位信号φm在多pll实现中保持全局恒定，而特定pll的跟踪数字相位信号φt跟踪该pll的相位。因此，在多收发器/多pll实现中，每个pll可以包括可以经由同步信号mcs复位的主计数器。每个同步收发器的主计数器在给定时间可以具有相同的值。此外，每当启动相位校准时，可以从主计数信号g计算主数字相位信号φm，使得每个收发器以同步相位操作。频率合成器350的附加细节可以如前所述。图9是根据另一实施例的rf通信系统400的示意图。rf通信系统400包括收发器电路482和包括pll151和相位同步电路403的频率合成器。图9的相位同步电路403类似于图7的相位同步电路303。例如，相位同步电路403包括类似的电路，并且可以在初始校准模式和跟踪校准模式中操作。然而，在图9的实施例中，相位同步电路403包括在跟踪校准模式期间控制收发器电路482的数字相位旋转的相位调整控制电路415。特别地，在跟踪校准模式期间，样本可以相对相关并且发生在相位图中的相似位置或点处。在一个示例中，在跟踪校准模式期间拍摄的i和q样本可以类似于先前关于图6b的相位图600所示的样本。通过允许相位同步电路403来控制收发器电路482的数字相位旋转的量，相位同步电路403可以将本地振荡器信号loi，loq的采样实例移位或旋转到所希望的位置相图，例如接近0°至360°相变点。例如，所示的收发器电路482包括i路径，q路径和控制i路径和q路径的数字相位旋转的数字相位旋转电路491。所示的i路径包括i路数据转换器493，i路径滤波器495和i路径混频器497，并且所示的q路径包括q路径数据转换器494，q路径滤波器496和q路径混合器498.然而，收发器电路的其他实施方式是可能的。如图9所示，来自pll151的i本地振荡器信号loi被提供给i路径混频器497，并且来自pll151的q本机振荡器信号loq被提供给q路径混频器498。i信号分量的总相位基于i本地振荡器信号loi的相位与数字相位旋转电路491的相位的组合。另外，q信号分量的总相位基于q本振信号loq的相位和数字相位旋转电路491的相位。通过允许相位同步电路403基于提供给pll151的相位调整的总和和由数字相位旋转电路491提供的相位调整提供总相位调整，相位同步电路403具有灵活性以在相图中旋转i和q样本的位置。因此，在跟踪校准模式期间，相位同步电路403可以将本地振荡器信号loi，loq的采样实例旋转到期望的位置，例如接近0°至360°的相变点。rf通信系统400的附加细节可以类似于先前描述的那些。应用采用上述方案的装置可以实现为各种电子装置。电子设备的示例可以包括但不限于消费电子产品，消费电子产品的部件，电子测试设备等。电子设备的示例还可以包括光网络或其他通信网络的电路。消费电子产品可以包括但不限于汽车，摄像机，相机，数码相机，便携式存储芯片，洗衣机，干衣机，洗衣机/烘干机，复印机，传真机，传真机扫描仪，多功能外围设备等。此外，电子设备可以包括未完成的产品，包括用于工业，医疗和汽车应用的产品。前述描述和权利要求可以将元件或特征称为“连接”或“耦合”在一起。如本文所使用的，除非另有明确说明，“连接”是指一个元件/特征直接或间接地连接到另一元件/特征，而不一定是机械地连接。同样，除非另有明确说明，否则“耦合”是指一个元件/特征直接或间接耦合到另一个元件/特征，而不一定是机械的。因此，尽管附图中所示的各种原理图描绘了元件和部件的示例性布置，但是在实际实施例中可以存在附加的中间元件、装置、特征或部件(假定所描绘的电路的功能性不受不利影响)。虽然已经根据某些实施例描述了本发明，但对于本领域普通技术人员显而易见的包括不提供本文所阐述的所有特征和优点的实施例的其他实施例也在范围内的本发明。此外，可以组合上述各种实施例以提供其他实施例。此外，在一个实施例的上下文中示出的某些特征也可以并入其它实施例中。因此，仅通过参考所附权利要求来限定本发明的范围。本公开的一个或多个方面可以实现为如下：1.一种射频(rf)通信系统，包括：被配置为产生一个或多个输出时钟信号的锁相环(pll)；采样电路，被配置为基于参考时钟信号的定时对所述一个或多个输出时钟信号进行采样而产生多个样本；相位差计算电路，被配置为基于所述多个样本和表示所述pll的相位的跟踪数字相位信号而产生相位差信号；和相位调整控制电路，被配置为基于相位差信号向pll提供相位调整，以使pll同步。2.根据1所述的rf通信系统，还包括相位累加器，其被配置为产生所述跟踪数字相位信号，其中所述相位累加器基于分数频率调谐信号和所述参考的定时而更新所述跟踪数字相位信号的值时钟信号。3.根据1所述的rf通信系统，其中所述一个或多个输出时钟信号包括同相(i)本地振荡器信号和正交相位(q)本地振荡器信号，其中所述采样电路包括配置的第一采样器基于所述参考时钟信号的定时，通过对所述i本地振荡器信号进行采样而产生i采样信号；以及第二采样器，被配置为基于所述参考时钟信号的定时对所述q本振信号进行采样而产生q采样信号。4.根据3所述的rf通信系统，其中所述相位差计算电路包括：数控振荡器(nco)，被配置为基于跟踪数字相位信号产生i相信号和q相信号；和累积相位差计算器，被配置为基于累积第一复数信号的多个交叉乘法和第二复信号的复共轭来生成相位差信号，其中第一复信号包括i相信号和q相信号，并且其中所述第二复信号包括所述i采样信号和所述q采样信号。5.根据4所述的rf通信系统，其中所述相位调整控制电路可以在从包括初始校准模式和跟踪校准模式的多种操作模式中选择的选择的操作模式中操作，其中所述相位调整控制电路进一步配置根据选择的操作模式更改nco的分辨率。6.根据4所述的rf通信系统，其中，所述相位差计算电路在跟踪校准模式中仅基于i采样信号或q采样信号中的一个产生相位差信号。7.根据6所述的rf通信系统，其中，所述相位调整控制电路还被配置为基于对正样本的数量和所述i个采样信号或q采样信号的多个负样本进行计数而确定所述跟踪校准模式中的相位调整的方向。8.根据1所述的rf通信系统，还包括被配置为产生主数字相位信号的主相位控制电路，其中所述相位调整控制电路还被配置为基于所述主数字相位信号向所述pll提供所述相位调整。9.根据8所述的rf通信系统，其中所述主相位控制电路包括：主计数器，被配置为基于参考时钟信号的定时和同步信号产生主计数信号；和主相位计算电路，被配置为基于分数频率调谐信号和主计数信号而产生瞬时主相位信号。10.根据9所述的rf通信系统，其中，所述主相位控制电路还包括主相位累加器，其被配置为产生所述主数字相位信号，其中所述主相位累加器由所述瞬时主相位信号初始化，并且更新所述主数字基于分数频率调谐信号的相位信号和参考时钟信号的定时。11.根据9所述的rf通信系统，其中，所述主计数器可由所述同步信号复位。12.根据1所述的rf通信系统，还包括配置为基于来自所述pll的所述一个或多个输出时钟信号来提供混合的混频器。13.根据1所述的rf通信系统，其中，所述相位调整控制电路在所述参考时钟信号的多个周期上以增量提供对所述pll的相位调整。14.根据1所述的rf通信系统，其中，所述pll包括被配置为控制所述pll的分频率的调制器，其中所述相位调整控制电路被配置为基于向所述pll施加相位偏移来向所述pll提供相位调整调制器。15.根据1所述的rf通信系统，其中，所述相位调整控制电路在初始校准模式期间改变所述pll的频率。16.根据15所述的rf通信系统，其中，所述相位调整控制电路还被配置为在所述初始校准模式期间改变所述pll的频率以在所述多个采样中统计地去相关。17.根据15所述的rf通信系统，其中，所述相位调整控制电路在初始校准模式期间迭代地调整所述pll的相位，以确定相位检测器改变方向的相位。18.根据15所述的rf通信系统，其中，所述pll还包括：跟踪相位累加器，被配置为产生表示pll的相位的跟踪数字相位信号，其中跟踪相位累加器和pll在初始校准模式期间使用修改的分数频率调谐信号进行操作；和主相位控制电路，被配置为基于未修改的分数频率调谐信号产生主数字相位信号。19.一种频率合成器中的相位同步的方法，所述方法包括：使用锁相环(pll)产生一个或多个输出时钟信号；基于参考时钟信号的定时对一个或多个输出时钟信号进行采样以产生多个采样；基于所述多个样本产生相位差信号和表示所述pll的相位的跟踪数字相位信号；和通过提供基于相位差信号的相位调整来同步pll。20.根据19所述的方法，还包括在初始校准模式期间改变所述pll的频率。21.根据20所述的方法，还包括改变所述pll的频率以在所述初始校准模式期间对所述多个采样进行统计解相关。22.根据19所述的方法，其中对所述一个或多个输出时钟信号进行采样包括通过对同相(i)本地振荡器信号进行采样而产生i采样信号，并通过对正交相位(q)本地振荡信号采样而产生q采样信号。23.根据22所述的方法，还包括使用数控振荡器(nco)，基于所述跟踪数字相位信号产生i相信号和q相信号，其中产生所述相位差信号包括累积多个交叉乘法第一复信号和第二复信号的复共轭，其中第一复信号包括i相信号和q相信号，并且其中第二复信号包括i采样信号和q采样信号。24.根据19所述的方法，还包括使用主相位控制电路产生主数字相位信号，并且还基于主数字相位信号向pll提供相位调整。25.一种大量多输入多输出(mimo)系统，包括：多个频率合成器，被配置为基于公共参考时钟信号的定时产生多个本地振荡器信号，其中所述多个频率合成器中的第一频率合成器包括：锁相环(pll)，被配置为产生所述多个本地振荡器信号中的一个或多个本机振荡器信号；采样电路，被配置为基于所述公共参考时钟信号的定时对所述一个或多个本地振荡器信号进行采样而生成多个采样；相位差计算电路，被配置为基于所述多个采样和表示所述pll的相位的跟踪数字相位信号而产生相位差信号；和相位调整控制电路，被配置为基于相位差信号向pll提供相位调整。当前第1页12