本发明涉及集成电路设计领域，具体来讲是一种应用于CMOS图像传感器中的低功耗紧凑型数字抽取滤波器。
背景技术：
在传统的列并行CMOS图像传感器中，采用Sigma-Delta调制器和数字抽取滤波器的组合实现像素的AD转换，由于像素阵列规模很大，因此将大规模重复使用调制器和抽取滤波器。因此对单个抽取滤波器的优化，将对整个系统带来功耗和面积上的巨大提升。本发明在保证速度和功耗的前提下，对晶体管数量进行优化，实现性能的提升。
如图1所示是一个传统的二阶数字抽取滤波器结构，其本质上是两级数字积分器级联而成，第一级数字积分器是一个纹波计数器(Ripple counter)，对调制器输出的高速码流BS计数；第二级是一个累加器，由加法器(Adder)和14位寄存器(14-bits Registers)两部分组成，14位寄存器保存每一次累加的结果，作为下一次累加的初值。此外，按位取反模块BWI是用于相关双采样过程，在一定的时序控制条件下，对寄存器数据取反，并送回加法器中。
由于当前传统数字抽取滤波器并未对晶体管数量和功耗进行最优化，因此需要加以改进。
技术实现要素：
因此，为了解决上述不足，本发明在此提供一种用于CMOS图像传感器的低功耗紧凑型数字抽取滤波器；当前传统数字抽取滤波器并未对晶体管数量和功耗进行最优化，本专利采用一种前置BWI的特殊结构，大大减少了滤波器晶体管数量，降低功耗并节约成本。
本发明是这样实现的，构造一种用于CMOS图像传感器的低功耗紧凑型数字抽取滤波器，包括纹波计数器、按位取反模块BWI、加法器和13位寄存器，在加法器之前设置反相器和按位取反模块BWI，实现了晶体管数量的减少和功耗的降低。
另一方面，所述一种用于CMOS图像传感器的低功耗紧凑型数字抽取滤波器，所述纹波计数器输出数据位宽为7bit，是寄存器输出数据位宽的一半；同时，寄存器只需要13bit即可实现13bit的动态范围。实施中，由于纹波计数器输出数据位宽为7bit，是寄存器输出数据位宽的一半，因此反相器和选择器的数量相对于原来减少了一半。同时，该结构保证了寄存器数据不会有数据溢出的问题，因此寄存器只需要13bit即可实现13bit的动态范围，而无需溢出数据位寄存器。
另一方面，所述一种用于CMOS图像传感器的低功耗紧凑型数字抽取滤波器，该数字抽取滤波器按照相关双采样控制时序；实现时，采样时钟工作频率为50MHz，一次完整的相关双采样过程可以分为增加相位和减少相位两部分；在AD转换之前，纹波计数器和寄存器分别在和的控制下清零，同时BWI为高电平，即纹波计数器输出值累加到寄存器中存储，下一个时钟周期重复该过程，直至完成对复位信号的AD转换；然后重新清零纹波计数器，且BWI切换为低电平，纹波计数器输出按位取反后作为加法器的输入，持续相同的时钟周期后，完成对像素信号的AD转换。
另一方面，所述一种用于CMOS图像传感器的低功耗紧凑型数字抽取滤波器，在实现过程中，两次转换完成的是一个像素信号的采样和AD转换，最后得到的结果是两次AD转换结果之差；在完成相关双采样需要在AD转换阵列之后添加一个额外的单元对输出结果进行修正，以达到数学上的结果与传统方法一致。
另一方面，所述一种用于CMOS图像传感器的低功耗紧凑型数字抽取滤波器，所述纹波计数器是由1个与非门，1个反相器和7个带复位功能的C2MOS触发器组成；其中，触发器通过一个NMOS将中间节点拉至低电平进行复位；BS是调制器输出的高速数据流，CLK为50MHz的高速时钟，各级触发器的输出作为计数器的7位并行输出。
另一方面，所述一种用于CMOS图像传感器的低功耗紧凑型数字抽取滤波器，所述13位加法器是由7个半加器(HA)和6个全加器(FA)级联而成。
另一方面，所述一种用于CMOS图像传感器的低功耗紧凑型数字抽取滤波器，为了优化数字抽取滤波器晶体管数量，全加器是基于XOR-XNOR结构的全加器。
相比于传统结构的全加器，每个全加器将节约4个晶体管，这大大减少了整个13bit加法器的晶体管数量，十分有利于低功耗低成本设计。
另一方面，所述一种用于CMOS图像传感器的低功耗紧凑型数字抽取滤波器，所述寄存器是基于C2MOS的13位寄存器，该结构相比于传统的D触发器晶体管数量大大减少；该结构利用1个PMOS作为开关管，将中间节点拉高到电源电压进行复位。
本发明具有如下优点：本发明在此提供一种用于CMOS图像传感器的低功耗紧凑型数字抽取滤波器；相对于传统数字抽取滤波器而言，具有如下改进及优点：
优点1：本发明整体设计如图2所示，本发明主要是提出一种特殊的结构，即前置BWI，实现了晶体管数量的减少和功耗的降低；以下主要针对数字抽取滤波器进行详细说明。
优点2：本发明实施时，由于纹波计数器输出数据位宽为7bit，是寄存器输出数据位宽的一半，因此反相器和选择器的数量相对于原来减少了一半。同时，该结构保证了寄存器数据不会有数据溢出的问题，因此寄存器只需要13bit即可实现13bit的动态范围，而无需溢出数据位寄存器。
优点3：另一方面，本发明采用如图3所示的相关双采样，是一种时序控制方法，目的是为了降低采样像素信号的随机复位电平带来的噪声影响。数字抽取滤波器相关双采样控制时序如图3所示，采样时钟工作频率为50MHz，一次完整的相关双采样过程可以分为增加相位和减少相位两部分。在AD转换之前，纹波计数器和寄存器分别在和的控制下清零，同时BWI为高电平，即纹波计数器输出值累加到寄存器中存储，下一个时钟周期重复该过程，直至完成对复位信号的AD转换；然后重新清零纹波计数器，且BWI切换为低电平，纹波计数器输出按位取反后作为加法器的输入，持续相同的时钟周期后，完成对像素信号的AD转换。
优点4：在实现过程中，两次转换完成的是一个像素信号的采样和AD转换，最后得到的结果是两次AD转换结果之差。使用该方法完成相关双采样需要在AD转换阵列之后添加一个额外的单元对输出结果进行修正，以达到数学上的结果与传统方法一致。
优点5：纹波计数器是由1个与非门，1个反相器和7个带复位功能的C2MOS触发器组成。其中，触发器通过一个NMOS将中间节点拉至低电平进行复位。BS是调制器输出的高速数据流，CLK为50MHz的高速时钟，各级触发器的输出作为计数器的7位并行输出。
优点6：13位加法器是由7个半加器(HA)和6个全加器(FA)级联而成，为了优化数字抽取滤波器晶体管数量，创新性的设计了基于XOR-XNOR结构的全加器，全加器结构如图6所示。相比于传统结构的全加器，每个全加器将节约4个晶体管，这大大减少了整个13bit加法器的晶体管数量，十分有利于低功耗低成本设计。
优点7：在本发明中，基于C2MOS的13位寄存器如图7所示，该结构相比于传统的D触发器晶体管数量大大减少。该结构利用1个PMOS作为开关管，将中间节点拉高到电源电压进行复位。
附图说明
图1为传统数字抽取滤波器结构框图；
图2为本发明前置BWI的数字抽取滤波器结构框图；
图3为本发明数字抽取滤波器控制时序示意图；
图4为本发明带复位的纹波计数器示意图；
图5为本发明13-bit加法器示意图；
图6为本发明基于XOR-XNOR结构的全加器示意图；
图7为本发明基于C2MOS的13位寄存器示意图。
具体实施方式
下面将结合附图1-图7对本发明进行详细说明，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明通过改进在此提供一种用于CMOS图像传感器的低功耗紧凑型数字抽取滤波器，如图2-图7所示，可以按照如下方式予以实施；
本发明整体设计如图2所示，本发明主要是提出一种特殊的结构，即前置BWI，实现了晶体管数量的减少和功耗的降低；以下主要针对数字抽取滤波器进行详细说明。
数字抽取滤波器工作原理为；
数字抽取滤波器的主要作用是将调制器输出的高速码流BS降采样至奈奎斯特采样频率并滤除高频噪声，实现信噪比的提升，完成最终的AD转换。本发明主要是在传统数字抽取滤波器的结构上进行创新，提出了前置BWI的结构。本质上，该结构就是将寄存器后的反相器和选择器前置到加法器之前，由于纹波计数器输出数据位宽为7bit，是寄存器输出数据位宽的一半，因此反相器和选择器的数量相对于原来减少了一半。同时，该结构保证了寄存器数据不会有数据溢出的问题，因此寄存器只需要13bit即可实现13bit的动态范围，而无需溢出数据位寄存器。
另一方面，如图3所示的相关双采样，是一种时序控制方法，目的是为了降低采样像素信号的随机复位电平带来的噪声影响。数字抽取滤波器相关双采样控制时序如图3所示，采样时钟工作频率为50MHz，一次完整的相关双采样过程可以分为增加相位和减少相位两部分。在AD转换之前，纹波计数器和寄存器分别在和的控制下清零，同时BWI为高电平，即纹波计数器输出值累加到寄存器中存储，下一个时钟周期重复该过程，直至完成对复位信号的AD转换；然后重新清零纹波计数器，且BWI切换为低电平，纹波计数器输出按位取反后作为加法器的输入，持续相同的时钟周期后，完成对像素信号的AD转换。
需要注意的是，两次转换完成的是一个像素信号的采样和AD转换，最后得到的结果是两次AD转换结果之差。使用该方法完成相关双采样需要在AD转换阵列之后添加一个额外的单元对输出结果进行修正，以达到数学上的结果与传统方法一致。
另一方面，如图4所示，纹波计数器是由1个与非门，1个反相器和7个带复位功能的C2MOS触发器组成。其中，触发器通过一个NMOS将中间节点拉至低电平进行复位。BS是调制器输出的高速数据流，CLK为50MHz的高速时钟，各级触发器的输出作为计数器的7位并行输出。
另一方面，如图5所示，13位加法器是由7个半加器(HA)和6个全加器(FA)级联而成，为了优化数字抽取滤波器晶体管数量，创新性的设计了基于XOR-XNOR结构的全加器，全加器结构如图6所示。相比于传统结构的全加器，每个全加器将节约4个晶体管，这大大减少了整个13bit加法器的晶体管数量，十分有利于低功耗低成本设计。
在本发明中，基于C2MOS的13位寄存器如图7所示，该结构相比于传统的D触发器晶体管数量大大减少。该结构利用1个PMOS作为开关管，将中间节点拉高到电源电压进行复位。
本发明经过改进之后，较传统数字抽取滤波器而言，主要通过采用前置BWI结构和基于XOR-XNOR的全加器两种方式，在保证速度和功耗的前提下，大大减少了晶体管数量，因此本发明相对于传统结构在芯片成本和低功耗方面有巨大的优势。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。