一种基于量子密钥分配系统的驱动电路的制作方法

本实用新型涉及安全通信技术领域，特别涉及一种基于量子密钥分配系统的驱动电路。

背景技术：

传统密钥分配系统中驱动电路可调延时精度不高或可调范围很窄，另外，驱动电路不能根据具体情况调整延时精度和范围，特别容易导致各个被驱动单元不同步响应，不利于多路信号的同步对齐，使得同步不稳定，从而导致密钥生成过程中密钥错位、丢失的缺陷。

技术实现要素：

本实用新型目的在于提供一种基于量子密钥分配系统的驱动电路，以解决现有技术中密钥分配系统中各个被驱动单元不同步响应，不利于多路信号的同步对齐，使得同步不稳定，从而导致密钥生成过程中密钥错位、丢失的技术性缺陷。

本实用新型的技术方案是这样实现的：

一种基于量子密钥分配系统的驱动电路，包括发射端驱动电路以及接收端驱动电路，

所述发射端驱动电路包括第一FPGA电路单元、第一相位调制器驱动单元、第一强度调制器驱动单元、第一光衰减器驱动单元、第二光衰减器驱动单元、信号激光器驱动单元以及同步激光器驱动单元，所述第一相位调制器驱动单元 包括依次与第一FPGA电路单元连接的高速数模转换器以及运算放大器，其中，第一强度调制器驱动单元包括RF调制以及偏置电压调制，所述RF调制包括依次与第一FPGA电路单元连接的高速数模转换器以及运算放大器，所述偏置电压调制包括依次与第一FPGA电路单元连接的低速数模转换器以及运算放大器，所述第一光衰减器驱动单元、第二光衰减器驱动单元分别包括依次与第一FPGA电路单元连接的低速数模转换器以及运算放大器，所述信号激光器驱动单元以及同步激光器驱动单元包括同一第一延时电路，所述第一延时电路的接收端分别通过两路数据线直接连接第一FPGA电路单元以及一路数据线通过电平转换器连接第一FPGA电路单元，所述第一延时电路输出端连接四路电平转换器，所述该四路电平转换器分别连接信号激光器、同步激光器以及第一相位调制器驱动单元部分的高速数模转换器、第一强度调制器驱动单元部分的高速数模转换器；

所述接收端驱动电路包括第二FPGA电路单元、第二相位调制器驱动单元、第三相位调制器驱动单元、同步探测器驱动单元以及四路单光子探测器驱动单元，所述第二相位调制器驱动单元、第三相位调制器驱动单元分别包括依次与第二FPGA电路单元连接的高速数模转换器以及运算放大器，所述单光子探测器驱动单元包括第二延时电路，所述第二延时电路的接收端分别通过两路数据线直接连接第二FPGA电路单元以及一路数据线通过电平转换器连接第二FPGA电路单元，所述第二延时电路的输出端分别连接六路电平转换器，所述该六路电平转换器分别连接四路单光子探测器以及第二相位调制器驱动单元、第三相位调制器驱动单元，所述四路单光子探测器通过四路单光子探测器输入接口连接第二FPGA电路单元，所述同步探测器驱动单元通过金手指连接同步探测器，所述同步探测器依次连接两路电平转换器、第二延时电路、一路电平转 换器以及第二FPGA电路单元；

所述驱动电路还包括分别用于发射端驱动电路以及接收端驱动电路供电的发射端电源以及接收端电源。

优选地，所述第一延时电路包括由4片AD9500模数转换芯片构成的延时芯片。

优选地，所述第二延时电路包括由7片AD9500模数转换芯片构成的延时芯片。

优选地，所述高速数模转换器以及低速数模转换器分别采用AD9740芯片。

优选地，所述运算放大器采用THS3001芯片。

与现有技术相比，本实用新型有以下有益效果：

本实用新型的基于量子密钥分配系统的驱动电路，通过延时芯片调整因电路传输以及元器件带来的驱动信号传输延时，从而达到要求的信号理想同步，保证了量子密钥高效的生成率。另外，高速DAC和宽输出电压范围、高压摆率的高速运放配合对上升沿、下降沿、建立时间、宽电压输出信号的实现。

附图说明

图1为本实用新型基于量子密钥分配系统的发射端驱动电路图；

图2为本实用新型基于量子密钥分配系统的接收端驱动电路图。

图中：发射端驱动电路1，第一FPGA电路单元101，第一相位调制器驱动单元102，第一强度调制器驱动单元103，第一光衰减器驱动单元104，第二光衰减器驱动单元105，信号激光器驱动单元106，同步激光器驱动单元107，第一延时电路108，接收端驱动电路2，第二FPGA电路单元201，第二相位调制器驱动单元202，第三相位调制器驱动单元203，同步探测器驱动单元204，单光子探测器驱动单元205，第二延时电路206，电平转换器3，单光子探测器4， 单光子探测器输入接口5，同步探测器6。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型进行清楚、完整地描述。

如图1所示，一种基于量子密钥分配系统的驱动电路，包括发射端驱动电路1以及接收端驱动电路2，所述发射端驱动电路1包括第一FPGA电路单元101、第一相位调制器驱动单元102、第一强度调制器驱动单元103、第一光衰减器驱动单元104、第二光衰减器驱动单元105、信号激光器驱动单元106以及同步激光器驱动单元107，所述第一相位调制器驱动单元102包括依次与第一FPGA电路单元101连接的高速数模转换器以及运算放大器，其中，第一强度调制器驱动单元103包括RF调制以及偏置电压调制，所述RF调制包括依次与第一FPGA电路单元101连接的高速数模转换器以及运算放大器，所述偏置电压调制包括依次与第一FPGA电路单元101连接的低速数模转换器以及运算放大器，所述第一光衰减器驱动单元104、第二光衰减器驱动单元105分别包括依次与第一FPGA电路单元101连接的低速数模转换器以及运算放大器，所述信号激光器驱动单元106以及同步激光器驱动单元107包括同一第一延时电路108，所述第一延时电路108的接收端分别通过两路数据线直接连接第一FPGA电路单元101以及一路数据线通过电平转换器3连接第一FPGA电路单元101，所述第一延时电路108输出端连接四路电平转换器3，所述该四路电平转换器3分别连接信号激光器106、同步激光器107以及第一相位调制器驱动单元102部分的高速数模转换器、第一强度调制器驱动单元103部分的高速数模转换器；

如图2所示，所述接收端驱动电路2包括第二FPGA电路单元201、第二相位调制器驱动单元202、第三相位调制器驱动单元203、同步探测器驱动单元204 以及四路单光子探测器驱动单元205，所述第二相位调制器驱动单元201、第三相位调制器驱动单元203分别包括依次与第二FPGA电路单元201连接的高速数模转换器以及运算放大器，所述单光子探测器驱动单元205包括第二延时电路206，所述第二延时电路206的接收端分别通过两路数据线直接连接第二FPGA电路单元201以及一路数据线通过电平转换器3连接第二FPGA电路单元201，所述第二延时电路206的输出端分别连接六路电平转换器3，所述该六路电平转换器3分别连接四路单光子探测器4以及第二相位调制器驱动单元201、第三相位调制器驱动单元203，所述四路单光子探测器4通过四路单光子探测器输入接口5连接第二FPGA电路单元201，所述同步探测器驱动单元204通过金手指连接同步探测器6，所述同步探测器6依次连接两路电平转换器3、第二延时电路206、一路电平转换器3以及第二FPGA电路单元201；所述驱动电路还包括分别用于发射端驱动电路1以及接收端驱动电路2供电的发射端电源7以及接收端电源8。所述第一延时电路108包括由4片AD9500模数转换芯片构成的延时芯片。所述第二延时电路206包括由7片AD9500模数转换芯片构成的延时芯片。所述高速数模转换器以及低速数模转换器分别采用AD9740芯片。所述运算放大器采用THS3001芯片。

本实用新型的驱动电路各单元的工作过程如下：

1)信号激光器驱动：

接收第一FPGA电路单元101给出的触发脉冲信号，该触发脉冲信号进入可编程第一延时电路108进行0～25ns范围内的某一时间延时(该延时通过fpga对延时电路进行可编程延时时间设置)，最后输入信号激光器来触发激光器发光。

2)同步激光器驱动：

对同步激光器做3.3V电源供电以及相关引脚设置，使同步激光器处于发射状态，然后当接收到第一FPGA电路单元101给出的触发脉冲信号，该触发脉冲信号进入可编程第一延时电路108进行0～25ns范围内的某一时间延时(该延时通过fpga对延时电路进行可编程延时时间设置)，经可编程延时芯片延时后传输到同步激光器触发激光器发出相应的光脉冲。

3)同步探测器驱动：

对同步探测器做3.3V电源供电以及相关引脚设置，使同步探测器处于接收状态，同步探测器接收同步激光器传输进来的同步脉冲信号并通过接口电平转换送入第二FPGA电路单元201作为接收端同步基准信号。

4)强度调制器驱动：

a、RF调制驱动：第一FPGA电路单元101输出10bit数据经高速数模转换器转化成差分电流信号输出，然后将高速数模转换器输出的直流信号做I-V转换，最终通过运算放大器对信号进行滤波放大达到-6V～+6V的高质量信号输出驱动强度调制器的RF接口。此信号对运放的上升沿、下降沿、建立时间、压摆率等参数要求为：上升下降沿时间2.5ns以内建立时间15ns；

b、偏置电压调制驱动：同时，强度调制器包含一路低速信号用来调制偏置电压，采用高速数模转换器连接运算放大器的架构实现可调偏置电压的效果。

5)相位调制电路驱动：

第一FPGA电路单元101输出10bit数据经高速数模转换器转化成差分电流信号输出，然后将高速数模转换器输出的直流信号做I-V转换，最终通过运算放大器对信号进行滤波放大达到-6V～+6V的高质量信号输出驱动相位调制器。此驱动信号对运算放大器的上升沿、下降沿、建立时间、压摆率等参 数要求为：上升下降沿时间2.5ns以内建立时间15ns。

6)光衰减器驱动：

第一FPGA电路单元101输出10bit数据经低速数模转换器转化成差分电流信号输出，然后将低速数模转换器输出的直流信号做I-V转换，最终通过运算放大器对信号进行滤波放大达到-6V～+6V的高质量信号输出驱动第一光衰减器驱动单元104和第二光衰减器驱动单元105。

7)单光子探测器驱动：

接收第二FPGA电路单元201给出的触发脉冲信号，该触发脉冲信号进入可编程第二延时电路206进行0～25ns范围内的某一时间延时(该延时通过第二FPGA电路单元201对第二延时电路206进行可编程延时时间设置)，最后输入单光子探测器4来触发探测过程。

本实用新型的基于量子密钥分配系统的驱动电路，通过延时芯片调整因电路传输以及元器件带来的驱动信号传输延时，从而达到要求的信号理想同步，保证了量子密钥高效的生成率。另外，系统中的高速DAC和宽输出电压范围、高压摆率的高速运放配合对上升沿、下降沿、建立时间、宽电压输出信号的实现。