模数转换器、模数转换器电路和处理器系统的制作方法

本发明整体涉及成像设备，并且更具体地讲，涉及具有模数转换器(ADC)的成像设备。

背景技术：

图像传感器常在电子设备，例如，移动电话、相机和计算机中用来捕获图像。在典型布置方式中，电子设备设置有被布置成像素行和像素列的图像像素阵列。通常将电路耦接到各个像素列以读出来自图像像素的模拟图像信号。模数转换器用于将该模拟图像信号转换为对应的数字图像数据。

ADC通常是具有积分器和比较器的双斜率ADC，其提供输出到计数器。计数器使用时钟信号的上升沿和/或下降沿来控制。在第一积分周期期间，积分器从共模电平开始对一个时间周期内的模拟图像信号进行积分。该时间周期将决定转换的比特分辨率。第二积分周期从第一积分周期结束时的电压电平开始。在第二积分周期期间，将参考信号(而非如在第一积分周期中的模拟图像信号)施加于积分器输入。当积分器输出与比较器的共模电平相交时，第二积分周期结束。测量第一积分周期和第二积分周期两者的持续时间。使用第一积分周期和第二积分周期的持续时间之比获得模拟图像信号对应的数字数据。计数器输出该数字数据作为ADC的数字输出。

在常规双斜率ADC中，在其实施中存在转换时间与分辨率之间的权衡。因此，难以在得到令人满意的噪声性能的情况下同时进行低比特分辨率下的高速转换和高比特分辨率下的高速转换。另外，使用时钟信号的上升沿和/或下降沿为ADC计时会对转换数据的速度构成固有的限制。

因此，可能期望的是能够提供具有改进的模数转换器电路的成像设备。

技术实现要素：

本实用新型的一个方面涉及一种接收模拟信号的模数转换器，包括：输出相位状态信号的多个延迟级；存储该相位状态信号的相位状态寄存器；基于该相位状态信号的一部分生成计数器信号的粗计数器；以及基于计数器信号和相位状态信号生成与所接收的模拟信号相对应的数字信号的电路。

根据一个实施例，模数转换器还包括接收来自于粗计数器的计数器信号并基于控制信号输出计数器信号到电路的计数器寄存器。

根据一个实施例，模数转换器还包括在积分器输入处接收模拟信号并输出积分器输出的积分器；在比较器输入处接收积分器输出并基于积分器输出来输出比较器输出的比较器，其中比较器输入可切换地耦接到多个比较电压，并且其中比较器被配置为通过将积分器输出与多个比较电压中所选择的一者进行比较以生成控制信号；以及控制多个比较电压中的哪个耦接到比较器输入的数字控制电路。

本实用新型的另一个方面涉及一种模数转换器电路，包括：接收模拟信号的积分器；输出标识相位延迟状态的相位状态信号的门控环形振荡器；以及接收相位状态信号并基于该相位状态信号所标识的相位延迟状态生成数字信号的电路，该数字信号对应于积分器所接收的模拟信号。

根据一个实施例，模数转换器电路包括从门控环形振荡器接收相位状态信号的相位状态寄存器；从门控环形振荡器接收相位状态信号的一部分的计数器；从计数器接收计数器值的计数器寄存器；以及耦接到相位状态寄存器的输出和计数器寄存器的输出的输出逻辑电路，其中输出逻辑电路输出数字信号，模数转换器电路还包括：接收计数器值的附加计数器寄存器；多路复用器，多路复用器具有耦接到计数器寄存器的输出的第一输入，具有耦接到附加计数器寄存器的输出的第二输入，并且具有耦接到输出逻辑电路的输出；生成相位状态记录控制信号的逻辑电路，其中计数器寄存器和相位状态寄存器从逻辑电路接收相位状态记录控制信号；以及从逻辑电路接收相位状态记录控制信号并基于相位状态记录控制信号生成延迟的信号的延迟电路，其中附加计数器寄存器从延迟电路接收延迟的信号。

根据一个实施例，模数转换器电路中的相位状态信号包括一组相位节点，并且其中计数器接收的相位状态信号的一部分包括一组相位节点中所选择的一者。

根据一个实施例，模数转换器电路中的积分器被配置为接收模拟信号、正参考电压和负参考电压中所选择的一者。

根据一个实施例，模数转换器电路中的积分器被配置为在多个第一积分周期和多个第二积分周期期间对输入电压进行积分。

本实用新型的另一个方面涉及一种处理器系统，包括：中央处理单元；存储器；透镜；输入-输出电路；图像传感器像素阵列，其中透镜使图像光聚焦于图像传感器像素阵列，并且其中图像传感器像素被配置为响应于图像光而生成模拟图像信号；以及模数转换器电路，该模数转换器电路被配置为将模拟图像信号转换成数字像素数据，其中模数转换器电路包括：多个延迟级，多个延迟级输出用于将模拟图像信号转换成数字像素数据的相位状态信号；以及相位状态寄存器，该相位状态寄存器接收从多个延迟级输出的相位状态信号。

根据一个实施例，处理器系统还包括耦接在多个延迟级与相位状态寄存器之间的多个数据线，其中相位状态信号包括多个相位节点，并且其中多个相位节点中的每一者通过多个数据线的各自不同的数据线提供给相位状态寄存器。

附图说明

图1为根据一个实施方案的示例性电子设备的示意图，该电子设备具有图像传感器和处理电路以便使用图像像素阵列捕获图像。

图2是根据一个实施方案的耦接到模数转换器电路的示例性像素阵列的示意图。

图3是根据一个实施方案的执行相位延迟计数的示例性模数转换器电路的框图。

图4是根据一个实施方案的示例性时序图，示出了如何使用相位状态信号操作图3中所示类型的模数转换器电路。

图5是根据一个实施方案的用于操作图3中所示类型的相位延迟计数模数转换器的示例性时序图。

图6是根据一个实施方案的框图，示出了单个门控环形振荡器可如何由耦接到多个像素列的模数转换器电路共用。

图7是根据一个实施方案的用于操作具有图6中所示类型的共用门控环形振荡器的模数转换器电路的示例性时序图。

图8是根据一个实施方案的用于展示数据线的相对时序的示例性时序图，这些数据线用于通过共用门控环形振荡器触发数据到寄存器的记录。

图9是根据一个实施方案的框图，示出了图3中所示类型的模数转换器电路可如何包括多个比较电压和多个输入参考电压。

图10和图11是根据一个实施方案的用于操作图9中所示类型的模数转换器的示例性时序图。

图12是根据一个实施方案的示例性时序图，示出了图3中所示类型的模数转换器电路可如何执行分数阶积分操作以防止积分器饱和。

图13是根据一个实施方案的框图，示出了具有用于通过实施双采样方法来去除粗略计数误差的电路块的示例性模数电路。

图14A和图14B是根据一个实施方案的具有多个积分通道的示例性模数转换器电路的框图。

图15是根据一个实施方案的用于操作图14A和图14B中所示类型的模数转换器电路的示例性时序图。

图16是根据本发明的一个实施方案的处理器系统的框图，该处理器系统可采用图1至图15的一些实施方案。

具体实施方式

电子设备，例如，数字相机、计算机、移动电话和其他电子设备可包括图像传感器，所述图像传感器收集入射光以捕获图像。图像传感器可包括图像像素阵列。图像传感器中的像素可包括光敏元件，例如，将入射光转换为图像信号的光电二极管。图像传感器可具有任何数量(如，数百或数千或更多)的像素。典型的图像传感器可(例如)具有数十万或数百万像素(如，百万像素)。图像传感器可包括控制电路(例如，用于操作图像像素的电路)和用于读出图像信号的读出电路，所述图像信号与光敏元件所生成的电荷相对应。

图1为示例性成像系统(例如，电子设备)的示意图，该成像系统使用图像传感器捕获图像。图1的电子设备10可为便捷式电子设备，诸如相机、移动电话、平板计算机、网络相机、摄像机、视频监控系统、汽车成像系统、 具有成像能力的视频游戏系统或者捕获数字图像数据的任何其他所需成像系统或设备。相机模块12可用于将入射光转换成数字图像数据。相机模块12可包括一个或多个镜头14以及一个或多个对应的图像传感器16。镜头14可包括固定镜头和/或可调镜头，并且可包括形成于图像传感器16的成像表面上的微镜头。在图像捕获操作期间，可通过镜头14将来自场景的光聚焦到图像传感器16上。图像传感器16可包括用于将模拟像素数据转换成要提供给存储和处理电路18的对应数字图像数据的电路。如果需要，相机模块12可设置有镜头14的阵列和对应图像传感器16的阵列。

存储和处理电路18可包括一个或多个集成电路(如，图像处理电路、微处理器、诸如随机存取存储器和非易失性存储器的存储设备等)，并且可使用与相机模块12分开和/或形成相机模块12的一部分的组件(如，形成包括图像传感器16的集成电路或者与图像传感器16相关的模块12内的集成电路的一部分的电路)来实施。可使用处理电路18处理和存储已被相机模块12捕获的图像数据(如，使用处理电路18上的图像处理引擎、使用处理电路18上的成像模式选择引擎等)。可根据需要使用耦接到处理电路18的有线和/或无线通信路径将经过处理的图像数据提供给外部设备(如，计算机、外部显示器或其他设备)。

如图2所示，图像传感器16可包括含有被布置成行和列的图像传感器像素22(有时在本文称为图像像素或像素)的像素阵列20以及控制和处理电路24。阵列20可包含例如几百或几千行以及几百或几千列图像传感器像素22。控制电路24可耦合至行控制电路26和图像读出电路28(有时称为列控制电路、读出电路、处理电路或列解码器电路)。行控制电路26可从控制电路24接收行地址，并且通过行控制路径30将对应的行控制信号，例如，复位控制信号、行选择控制信号、电荷传输控制信号、双转换增益控制信号和读出控制信号提供给像素22。可将一根或多根导线(例如，列线32)耦合至阵列20中的各列像素22。列线32可用于读出来自像素22的图像信号以及用于将偏置信号(如，偏置电流或偏置电压)提供给像素22。如果需要，在像素读出操作期间，可使用行控制电路26选择阵列20中的像素行，并且可沿列线32读出由该像素行中的图像像素22生成的图像信号。

图像读出电路28可通过列线32接收图像信号(如，由像素22生成的模拟像素值)。图像读出电路28可包括用于对从阵列20读出的图像信号进 行采样和暂时存储的采样保持电路、放大器电路、模数转换器(ADC)电路(诸如电路34)、偏置电路、列存储器、用于选择性启用或禁用列电路的闩锁电路、或者耦合至阵列20中的一个或多个像素列以用于操作像素22以及用于读出来自像素22的图像信号的其他电路。读出电路28中的ADC电路34可将从阵列20接收的模拟像素值转换成对应的数字像素值(有时称为数字图像数据或数字像素数据)。图像读出电路28可针对一个或多个像素列中的像素将数字像素数据提供给控制和处理电路24和/或处理器18(图1)。

如果需要，图像像素22可包括一个或多个光敏区，以响应于图像光而生成电荷。图像像素22内的光敏区可成行成列地布置在阵列20上。图像阵列20可设置有滤色器阵列，该滤色器阵列具有多个滤色器元件以允许单个图像传感器对不同颜色的光进行采样。例如，诸如阵列20中的图像像素的图像传感器像素可设置有滤色器阵列，该滤色器阵列允许单个图像传感器使用被布置成拜耳马赛克图案的对应的红色、绿色和蓝色图像传感器像素对红光、绿光和蓝光(RGB)进行采样。拜耳马赛克图案由重复的2×2个图像像素的单元格组成，其中两个绿色图像像素沿对角线彼此相对，并且邻近与蓝色图像像素沿对角线相对的红色图像像素。在另一个合适的实例中，拜耳图案中的绿色像素被替换为具有宽带滤色器元件(例如，透明滤色器元件、黄色滤色器元件等)的宽带图像像素。这些实例仅仅是示例性的，并且一般来讲，可在任何所需数量的图像像素22上方形成任何所需颜色和任何所需图案的滤色器元件。

例如，ADC电路34可包括双斜率转换器电路。一般来讲，ADC电路34可包括任何所需类型的转换电路。在一些情形下，双斜率ADC电路可具有积分器、比较器和计数器。在第一积分周期期间，积分器可从积分器共模电平开始对一个时间周期内的模拟图像信号进行积分，该时间周期可决定转换的比特分辨率。在第二积分周期中，从第一积分周期结束时的积分器电压电平开始通过使用与模拟图像信号异号的参考信号，执行相同积分操作但采取与第一积分相反的方向(例如，极性)。当积分器输出INT_OUT与比较器共模电平相交时，第二积分可停止。第一积分周期和第二积分周期(例如，T1和T2)两者的持续时间可被数字化。模拟电压V_IN和参考电压V_REF可分别在第一积分周期T1和第二积分周期T2期间施加于积分器58的第一输入。由于模拟电压V_IN和参考电压V_REF分别与积分周期T1和T2成比例，可按下 式确定输入电压：V_IN＝V_REF*(T2/T1)。虽然T1和T2可按相同频率进行数字化，但可在不考虑频率变化的情况下计算输入模拟值V_IN。这种不依赖于频率变化的转换特性可在多列ADC(例如，数百或数千)并行运行的图像传感器中起到很大的益处。使用第一积分周期和第二积分周期的持续时间之比获得结果数字数据。在使用时钟信号的上升沿或下降沿为计数器计时，可通过计数器输出该结果数字数据。使用时钟信号的上升沿或下降沿为ADC计时可限制ADC将模拟图像信号转换成数字图像数据的速度。如果需要，ADC电路34可包括用于执行相位延迟计数的相位延迟电路。相对于使用时钟信号的上升沿或下降沿执行计数的情形而言，执行相位延迟计数可提高ADC电路34的转换速度。

图3是框图，示出了ADC电路34可如何包括用于执行相位延迟计数的电路。如图3中所示，ADC电路34可包括振荡器电路(诸如门控环形振荡器(GRO)36)，其相位可通过将反相器38与电源和地断开来冻结和留存。ADC电路34可为例如执行相位延迟计时(例如，使用GRO 36)的双斜率模数转换器(DS-ADC)。ADC 34可包括积分器电路诸如积分器58，比较器电路诸如比较器56，逻辑电路诸如逻辑54，寄存器电路诸如相位状态寄存器48和计数器寄存器50，计数器电路诸如粗计数器46，以及输出逻辑电路诸如输出逻辑52。

ADC电路34可在输入端子57处接收模拟输入信号V_IN，并且可将模拟输入信号V_IN转换成对应的数字像素值DOUT。输入信号V_IN可为例如接收自像素阵列20的模拟像素信号。输入端子57可通过开关S1耦接到积分器58。输入端子59可通过开关S2耦接到积分器58。ADC 34可在端子59处接收参考电压V_REF。开关S1和S2可将其各自的输入端子57和59耦接到积分器58的第一(例如，负)输入。可在积分器58的第二(例如，正)输入处接收共模电压VCMI。积分器58可包括具有电阻R的电阻器、具有电容C的电容器和运算放大器。积分器58可将积分信号INT_OUT输出到比较器56的第一(例如，正)输入。

比较器56可在第二(例如，负)输入处接收共模电压VCMC。该电压可与积分器的共模电压VCMI相同。比较器56可将积分电压INT_OUT与比较器共模电压VCMC进行比较，并将比较器输出信号COMPOUT输出到逻辑电路54的输入。比较器输出信号COMPOUT可例如在INT_OUT大于 VCMC时处于逻辑高电平，或可在INT_OUT小于VCMC时处于逻辑低电平。逻辑电路54可对比较器输出信号COMPOUT执行逻辑运算。逻辑电路54的输出可耦接到相位状态寄存器48的输入并耦接到计数器寄存器50的输入。逻辑电路54可例如将逻辑输出信号RECORD3传输到寄存器50和48。

为了计算输入模拟值V_IN，可通过相位延迟计数方法将积分周期T1和T2数字化，其中粗略部分通过GRO 36的相位节点的上升沿来转换，并且精细计数部分通过该GRO的相位状态实现。就精细计数部分中的相位状态而言，GRO电路36的输出可耦接到相位状态寄存器48的输入。GRO电路36可向相位状态寄存器48的输入提供相位状态信号p。相位状态信号p可包括多个对应的相位节点p1、p2、...、pN，这些相位节点共同识别GRO 36的特定相位状态。在所测量的周期期间GRO 36的相位状态的变化可用于计算ADC 34的精细值。然而，由于所测量的周期可能比相位状态的一个周期(例如，GRO 36的振荡频率的周期)长得多，相位状态信息可能不足以用于转换。因此，由GRO 36的相位节点触发的常规上升/下降计数器可用于确定粗略值。粗计数器46的输出可耦接到计数器寄存器50。

可向输出逻辑52的输入提供寄存器48和50的输出。相位状态寄存器48可存储GRO 36的特定相位状态(例如，如由对应信号p标识)，并且在被逻辑输出RECORD3触发时，可将相位状态(例如，相位状态信号p)输出到输出逻辑52。计数器寄存器50可存储由粗计数器46输出的粗计数器信号，并且在被逻辑输出RECORD3触发时，可将粗计数器信号输出到输出逻辑52。信号RECORD3有时可在本文称为相位状态记录控制信号。GRO 36的相位状态可记录两次，在积分周期之前记录一次并在该积分周期结束时(例如，信号RECORD3的上升沿)记录一次。可通过识别这两个相位状态之间的差异来计算精细转换值。输出逻辑52可基于寄存器48和50的输出来执行输出逻辑运算，以生成数字数据输出DOUT。

振荡器电路36可包括N个数量的延迟级。每个延迟级可包括对应的开关44和对应的反相器电路38。可使用通过控制线40接收的启用控制信号En来控制开关44。信号可依次地通过振荡器36的各级。每一级都可对信号施加对应的延迟。反相器38的每个输出节点可指示通过数据线42发送到相位状态寄存器48的特定相位状态的对应相位。这些特定相位状态可用于确定ADC 34的精细值，其中每种状态的延迟值指示时序的精度，并且也可为 时序转换的LSB。更高数量的N个延迟级可有助于降低粗计数器46的速度，但代价是相位状态寄存器48中的额外硬件要使用更大的面积。通过降低粗计数器46的速度，相对于仅具有上升/下降沿计数的ADC而言，可降低ADC34的功耗。

使用振荡器36中的对应延迟级，可使相位状态信号p的每个相位节点pi(有时在本文称为相位比特pi或比特pi，其中i为从1至N)相对于相位状态信号p的前一相位节点p(i-1)(其中i-1为从N到N-1)在时间上出现延迟。例如，振荡器36的第一延迟级(例如，第一反相器38)可输出相位状态信号p的第一相位节点p1，振荡器36的第二级(例如，第二反相器38)可输出相对于信号p1反相且延迟的相位状态信号p的第二相位节点p2，振荡器36的第N级可输出相对于信号p(N-1)延迟的相位状态信号p的第N相位节点pN等等。每个延迟级均包括反相器38的实例仅仅是示例性的。一般来讲，可使用单端差分级的任何所需延迟电路。

如果需要，可选择性地启用和禁用每个延迟级(例如，通过使控制信号En生效)以节省功率。粗计数器电路46可从振荡器36的对应延迟级的输出接收相位状态信号p的相位节点pi中的任何一者。粗计数器电路46可将粗计数器信号输出到计数器寄存器50。例如，当接收到相位比特pN的上升或下降沿时，计数器电路46可使向寄存器50提供的粗计数器信号生效。在图3的实例中，粗计数器46从振荡器36的第N延迟级的输出接收信号p的第N相位节点pN。一般来讲，计数器46可接收信号p的任何相位节点。例如，当接收到相位比特pN的上升沿时，粗计数器46可使计数器输出信号(例如，具有逻辑值“1”的数字信号)生效。

ADC 34可使用第一和第二顺序积分周期对模拟信号V_IN执行模数转换。第一积分周期可在开关S1闭合以向积分器58的第一输入提供信号V_IN时开始，并且可在输入信号V_IN与积分器58解耦(例如，通过断开开关S1)时结束。第一积分周期的持续时间(例如，第一积分时间T1，其可为固定的(例如，预定的))可决定转换的分辨率。第二积分周期可在开关S2闭合以向积分器58的第一输入提供信号V_REF时开始，并且可在参考信号V_REF与积分器58解耦(例如，通过断开开关S2)时结束。如果需要，开关S1和S2可切换成断开或闭合以便进行多次采样。相位状态信号p(例如，由信号p标识的特定相位状态)可标识第二积分周期的开始以及在积分器输出 INT_OUT与比较器共模电压VCMC相交时(例如，信号RECORD3的上升沿)第二积分周期的结束。在多次采样操作中，在第二积分周期结束时，可针对尚未转换成数字信号的输入信号V_IN的下一部分开始后续的第一积分周期。以此方式，ADC 34可在第一积分周期和第二积分周期之间循环，直到整个输入信号V_IN被积分和处理(例如，被转换成对应的数字信号)。

在ADC 34的第一积分时间期间，开关S1可闭合，而开关S2断开。在积分器58的第一输入处接收输入电压V_IN。积分器58可基于输入信号V_IN来输出信号INT_OUT(例如，信号V_IN的积分版本)。比较器45可将积分信号INT_OUT与共模电压VCMC进行比较。当积分器输出INT_OUT与共模电压VCMC相交时(例如，当输出INT_OUT变得高于VCMC时)，比较器56可输出逻辑高电平的COMPOUT。逻辑块54可基于比较器输出COMPOUT生成逻辑输出信号RECORD3。逻辑输出信号RECORD3可将GRO 36的当前相位状态p存储到相位状态寄存器48上。同时，信号RECORD3可将粗计数器46的输出存储到计数器寄存器50上。所存储的相位状态和粗略计数值可同时施加于输出逻辑52，以发出供进一步计算或在芯片上计算数字值。

向输出逻辑52输入的信号可包括相位状态信息(例如，延迟相位状态，其可为转换的精细部分)和粗计数器输出(其可为转换的粗略部分)。精细部分和粗略部分这两者的信息可识别第一积分周期时序T1和第二积分周期时序T2。使用该时序信息(例如，寄存器48和50的输出)，逻辑52可计算或发出DOUT形式的数据，以便进一步计算积分周期的持续时间(T1和T2)，然后针对已知的参考电压V_REF计算V_IN的数字值。

图4是时序图，示出了由GRO 36生成相位状态信号p的许多可能配置之一。在图4的实例中，GRO 36输出包括5个相位节点(例如，相位节点p1、p2、p3、p4和p5)的相位状态信号p。每个相位节点使用五个不同反相器级38中的分别一者来延迟。信号p的每个相位节点可相对于前一相位节点有所延迟。例如，信号p的每个相位节点相对于信号p的前一相位节点可延迟150ps或更少的延迟时间t_d。例如，时钟周期T₀(等效地，GRO 36的周期)可为延迟t_d的10倍。因此，周期T₀可为1.5ns或相当于666MHz的频率。这些实例仅仅是示例性的，并且一般来讲，可使用任何所需的延迟时间和周期。

在图4的实例中，相位状态寄存器电路48可包括接收相位比特p1、p2、p3、p4和p5的5比特寄存器。输入信号V_IN和参考信号V_REF的所谓“脉冲宽度”可分别在第一积分周期和第二积分周期期间进行积分。为了使积分器输入V_IN和V_REF的脉冲宽度数字化，可在每个脉冲宽度的开始和停止时刻触发相位状态寄存器48，从而以数字形式记录这些节点的GRO相位状态。例如，图4中的相位延迟状态1可通过＜p1，p2，p3，p4，p5＞＝＜1，1，0，1，0＞表征，相位延迟状态2可通过＜p1，p2，p3，p4，p5＞＝＜1，0，0，1，0＞表征等等。

在一些情形下，所测量的脉冲宽度可大于GRO周期T₀(有时在本文称为GRO的相位周期T₀或时钟周期T₀)。因此，相位延迟状态可能不具有足够的尺寸以识别在相位延迟状态所跨越的时间周期之外发生的事件(例如，当INT_OUT与VCMC相交时)(例如，电路34可能需要超过十个状态，才能对在未标记的第11状态处发生的事件进行计时)。因此，ADC 34可包括以与时钟周期T₀相关的频率操作的附加计数器，诸如粗计数器46。

在通过对时钟信号的上升/下降沿计数来控制ADC 34的时序的情形下，时钟周期由单个相位状态占据。然而，当如图3中所示的那样使用相位延迟计数时，时钟周期可由例如10个相位状态占据。这可允许ADC 34以对时钟信号的上升/下降沿计数的ADC的10倍转换速度操作，同时功耗大体上相同。例如，ADC 34可以6.66GHz的速度操作，而对时钟信号的上升/下降沿计数的常规ADC可以666MHz的速度操作。由于GRO周期T₀是相位延迟t_d的10倍，如果需要的话，在相同转换时间下转换的分辨率可提高3.3比特。这些实例仅仅是示例性的，并且一般来讲，GRO周期T₀可为延迟t_d的任何超过一倍的倍数以实现更快的转换时间。

图5示出了利用图3中所示类型的相位延迟计数的ADC 34的时序图的实例。在时间T_A处，开关S1可闭合以开始第一积分周期T1。在时间T_B处，开关S1可断开以结束第一积分周期T1。在时间T_C处，开关S2可闭合以开始第二积分周期T2。在时间TD处，开关S2可断开以结束第二积分周期T2。GRO 36的相位由波形200示出。一般来讲，一个完整GRO周期T₀可用作粗计数器周期。整个GRO周期的每个分区可用作相位状态且延迟t_d作为该相位状态的周期。

曲线203示出了样本输入Vin的INT_OUT。曲线203可具有部分202和204。INT_OUT的部分202在第一积分周期期间可具有第一斜率Vin/RC。 INT_OUT的部分204在第二积分周期期间可具有第二斜率Vref/RC。如此前所提及，当INT_OUT与Vcm相交时，第二积分周期结束。在这种情形下，积分器58和比较器56的共模电压相同并等于Vcm。另选地，这些值有时可彼此不同。然而，可存在非理想状态，诸如延迟(例如，由于比较器56和逻辑54需要时间作出响应而导致的延迟T_{comp_delay})。

当时间T1被数字化时，可能有用的是将时间解读为分级延迟t_d的倍数，所述分级延迟实际上是GRO相位波形200中的相位状态周期的长度。按照该解读，积分时间T1跨越波形200中的M₁相位延迟，并且类似地，积分时间T2跨越GRO 36的M₂相位延迟。通过分别以M₁和M₂表征第一积分时间T1和第二积分时间T2，可利用等式V_IN/V_REF＝(t_dM₂)/(t_dM₁)＝M₂/M₁计算V_IN的值。比率V_IN/V_REF可不依赖于值t_d，如果被布置在图像传感器的列中，则后者可在各ADC之间变化。M₁可决定转换的比特数分辨率。对于固定分辨率转换而言，相位延迟值t_d越小，周期T₁越短，因此，总转换时间也越短。数字输出DOUT可基于以此方式计算的V_IN的值。另选地，数字输出DOUT可为包括有关值M₂和M₁的信息的原始数据。

由于ADC 34可平行布置在列级中且因GRO 36可专用于一个ADC或多个ADC而存在相位延迟t_d变化，因此值M₁可在各列之间变化。然而，这种变化仅引入成像系统中可容许的分辨率变化。

如果需要，单个GRO可由耦接到阵列20的多列的各ADC 34共用，如图6中所示。在图6的实例中，GRO 70由像素20的八列共用。该实例仅仅是示例性的，并且一般来讲，GRO 70可由任何所需数量的像素列共用。

这八个积分通道(列0、1、...、7)各自具有对应的ADC电路(例如，对应的积分器58、比较器56和寄存器62，所述寄存器可包括例如相位状态寄存器48、计数器寄存器50或任何其他寄存器)。然而，每列可共用单个数字后端，该数字后端包括所共用的GRO 70。该数字后端可包括多路复用器72和串行器74。GRO 70的操作可类似于如图3中所述ADC 34的操作。然而，GRO 70的输出可能需要缓冲到包括在寄存器62中的八个寄存器组。GRO 70可继续操作，直到最后一个逻辑输出信号RECORD3触发对应的寄存器48和50记录相关状态。多路复用器72可收集寄存器62的这些输出并将这些输出发送到串行器74进行串行化。串行器74可使这些输出串行化并向其他处理电路提供这些输出。通过在各像素列之中共用GRO 70，相对于 每列包括各自的GRO的情形而言，可使更多空间(例如，芯片面积)可用于GRO 70的布局，从而可获得改善的隔离。

在图3中所示类型的ADC中，为了完成信号转换，第一积分时间可通过相位状态和/或粗计数器值进行数字化，以便检测图5中的周期M1的数量。GRO未被启用的唯一周期是介于第一积分周期与第二积分周期之间。该方法会消耗大量功率，因为在大部分转换时间期间都启用了GRO。如图7的共用GRO相位波形206中所示，例如，可仅仅为了降低功耗，而在第二积分时间期间选择性地启用图3中所示类型的GRO。如果需要，任何类型的GRO(例如，图6中所示的GRO 70)可被配置为使用该控制方案使功耗最小化。可在第二积分期间启用GRO以确保最后一个积分器输出与共模电平相交，同时GRO相位仍然在运行。

该时序也可应用于GRO由图6中所述的多个像素通道共用的情形。这些通道的包括不会影响GRO操作，因为GRO延迟级的输出可先进行缓冲再馈送到寄存器，以便适应可能发生的任何时序不一致性。在GRO由多个通道共用的情形下，可按以下方式给出转换等式：对于对应第i通道(列)的第i输入信号V_IN＜i＞而言，V_IN＜i＞/V_REF＝N_i/(kN₁₀)，其中值N_i是通道I的第二积分周期内的相位延迟值t_d的数量，并且固定值k是第一积分周期T1的持续时间与GRO被启用时的周期(例如在图7中被标记为N₁₀且等效地，T1+T_固定)之比。在第二积分周期期间GRO 36的启用周期T1+T_固定是为了确保积分器输出与比较器共模电平相交的最后时刻是在GRO 36仍然被启用时发生的。例如，通道_i积分器输出208和通道_j积分器输出210可产生由共用GRO相位生成的数字化值N_i和N_j，以便输出到寄存器62。

图8示出了共用GRO 70的另一时序图。在图8中，数字数据信号RECORD2和RECORD1可分别触发寄存器62记录共用GRO 70被禁用时的第二积分周期的开始和结束时的相位状态信号p。数字数据信号RECORD1和RECORD2可由任何数量的列或通道共用，这些列或通道也共用相同GRO。图8还示出了第i通道的输出触发信号RECORD3＜i＞和第j通道的输出触发信号RECORD3＜j＞，其中i和j可为由GRO 70支持的通道(列)数中的任何一者。触发信号RECORD3在其对应的积分器输出与比较器共模电平相交的时刻对相位状态和粗计数器输出进行采样。然而，为了计算如图7中所示的数字值N_i、N_j和N₁₀，第二积分开始时和结束时的相位和粗计数器 信息应为已知的。因此，由所有通道共用的这两个数据信号RECORD1和RECORD2可用作参考。

数字数据信号RECORD2触发寄存器记录第二积分开始时的相位状态和粗计数器值。粗计数器可在第一积分期间的某时间重置，从而消除了单独的粗计数器寄存器存储脉冲RECORD2处的粗计数器输出的需要。例如，通过从由脉冲RECORD2触发的对应寄存器值中减去由脉冲RECORD3＜i＞触发的相应寄存器值中的相位状态和粗计数器值，可获知图7中的数字化值N_i。可使用相同过程获得任何其他数字值N_j并以此类推。为了确定数字值N₁₀，可从数据线RECORD1所存储的相位状态和粗计数器值中减去数据线RECORD2所存储的相位状态和粗计数器值。

如图9中所示，可将如图3中所示的ADC 34的积分器、比较器和逻辑块部分修改成包括多个输入参考电压，诸如V_REFP和V_REFN。ADC 34也可设置有多个比较电压VCMC、VCMC1、VCMC2、VCMC3和VCMC4(例如)。由积分器58的信号INT_RST控制的重置开关可专用于在第一积分之前将积分器输出INT_OUT重置为VCMI电平。多个输入参考信号V_REFP和V_REFN耦接到积分器58的第一端子。多个比较参考电压VCMC耦接到比较器56的负输入COMPN。积分器58的输出INT_OUT可斜升跨过所有或一些比较电压VCMC以生成RECORD3脉冲的上升沿，从而触发如此前所述的后续动作。用于将V_REFP、V_REFN、VCMC、VCMC1、VCMC2、VCMC3和VCMC4耦接到对应端子的开关分别为S2、S3、SC0、SC1、SC2、SC3和SC4。这些开关可用于在给定时间将信号V_IN、V_REFP和V_REFN之一选择性地耦接到积分器58，并将信号VCMC、VCMC1、VCMC2、VCMC4和VCMC4之一选择性地耦接到比较器56。电压V_REFP和V_REFN可分别为相对于积分器共模电压VCMI的正电压和负电压(例如，积分器58的共模电压VCMI和比较器56的VCMC可相同并等于Vcm)。正参考电压V_REFP和负参考电压V_REFN可用于允许ADC 34的双极性操作。多电平比较电压VCMC的结合可例如允许比较器噪声和其他热噪声进行平均，并且可引起COMPOUT的信号噪声的总体减少。数字控制块DIG CONTROL 64可提供控制开关S1、S2、S3、SC0、SC1、SC2、SC3和SC4(例如，控制在给定时间哪些参考电压耦接到对应的端子)的控制信号66。该实例仅仅是示例性的，并且一般来讲，可使用任何所需数量的参考电压和比较电压。

图10是时序图，示出了在用双极性输入(例如，如图9中所示)进行操作时ADC 34的操作。线212、213和214示出了相对于共模电压Vcm而言正负极性(正负号)的各种输入信号值V_IN的INT_OUT，该共模电压被假定为与VCMI和VCMC相同。在该情形下可使用相反极性(异号)的参考电压V_REFP和V_REFN。如图10中所示，当输入信号V_IN大于共模电压Vcm时，可应用负参考电压V_REFN。当输入信号V_IN小于共模电压Vcm时，可应用参考电压V_REFP。

例如，输入电压V_IN可为接收自阵列20的像素输出，或可为接收自相关双采样缓冲器/放大器的像素输出。例如，当V_IN大于Vcm时，输入可来自弱光信号。类似地，当V_IN小于Vcm时，输入可来自强光信号。另外，当接收强光信号时，像素可受到光子散粒噪声的影响。在这种情况下，低噪声转换可能不必要，并且转换准确度可放宽。当接收弱光信号时，像素可能不明显受到光子散粒噪声的影响。因此，在这种情况下可能需要具有低噪声转换。因此，参考电平V_REFP和V_REF的该布置方式可与对应像素的光子散粒噪声行为匹配。

然而，对于双极性双斜率转换而言，由于积分器和比较器非理想状态或参考电压V_REFP和V_REFN的缺欠，可存在失配误差t_E。例如，图10示出了V_IN＝2.2时的积分器输出(线212)不在与V_IN＝1.0时的积分器输出(线214)相同的点处相交于共模电平Vcm。理想的是，由于相对于Vcm而言的正参考V_REFP的幅值是相对于Vcm而言的V_REFN的两倍(在此实例中)，并且相应V_IN值也是如此，因此线212和214应同时与共模电平相交。为了补偿该误差t_E及该类型的其他误差，可用正输入范围(V_IN＞Vcm)校准负输入范围(V_IN＜Vcm)。作为如何去除该误差的实例，线213示出了失配误差t_i，其可通过使用失配误差t_E以及通过使用来自与生成t_E的那些类似的另一组双极性输入的失配误差t_E2来去除。失配误差t_E和t_E2由于是双极性输入所生成的，因此可用于校准。于是可测得并获知它们的值。通过内插或外推，可由t_E和t_E2确定失配误差t_i。当获知t_i时，涉及线213的后续操作可加上已知的失配误差t_j，从而补偿并去除该误差。

图11示出了时序图，其中提供了多个比较电压(例如，通过将不同电压VCMC选择性地耦接到如图9中所示的比较器)。在图11的实例中，存在五个比较电压电平(VCMC、VCMC1、...、VCMC4)。这些比较电压可 一次一个地应用于比较器的负输入处。通过多比较电平操作，RECORD3可生成多个信号(例如，用于五电平比较的五个信号，即两个较高电压VCMC3和4、两个较低电压VCMC 1和2以及一个最接近正确电压的VCMC)，这些信号全都对应于一个期望的输出，即第二积分结束时的正确时间。由于例如所有五个信号具有系统噪声，当它们进行平均时，可去除一些系统噪声(例如，比较器噪声、热噪声)，从而引起低噪声转换。

如图11中所示，对于在第一积分期间V_IN大于VCMC的情况而言，如果积分器输出INT_OUT与电压电平VCMC相交，则比较器56的负端子可切换地耦接到电压电平VCMC1，并且如果积分器输出INT_OUT与电压电平VCMC1相交，则比较器56的负端子可切换地耦接到电压电平VCMC2。在第二积分时间期间，积分器输出INT_OUT增加。如果积分器输出INT_OUT达到电压电平VCMC2，则信号RECORD3以脉冲发送，并且比较器的负输入切换回电压电平VCMC1。类似地，如果积分器输出INT_OUT与电压电平VCMC1相交，则RECORD3以脉冲发送第二次，并且比较器的负端子连接到电压电平VCMC。当积分器INT_OUT与电压电平VCMC3和VCMC4相交时，操作是类似的。因此，逻辑输出信号RECORD3以脉冲发送多达五次。这些脉冲中的每一者将GRO相位状态和粗计数器值分别记录到寄存器48和50中。

比较器56的负输入可在第一积分期间切换到不同的比较电压。在这种情形下，在第二积分期间，负输入可反向切换回那些参考电压，然后可按其相应顺序与VCMC相交，随后与两个附加比较电压VCMC3和VCMC4相交。然而，这可在V_IN大于VCMC时发生。在V_IN可小于VCMC的情况下，时序图可与单电平比较中相同。仅当V_IN可大于VCMC时才施加多个比较电压的原因是，如果V_IN小于VCMC，则入射光强度可相对较高，使得光子散粒噪声较显著。因此，可能不需要用多个比较电压采样来对比较器噪声和其他热噪声进行平均以便实现低噪声转换。

图12示出了用以减轻积分器58处的信号饱和的ADC 34的时序图。如图12中所示，第一积分周期T1可分成较小分数，诸如T₁/3。类似地，第二积分周期T2可分成对应的三份(例如，如在图12中标记为N₁、N₂和N₃)。将周期T1和T2分成三份仅仅是示例性的，并且一般来讲，可使用任何所需的分数。

在第一积分时间的第一个三分之一T₁/3期间，积分器输出INT_OUT可从共模电平Vcm偏离(如由曲线218所示)到电压V₁/3，该电压是使用完整且连续的第一积分时间T1时(如由曲线216所示)的三分之一。这可防止积分器58的饱和，尤其是在第一积分周期T1需要足够长以覆盖图像数据的整个分辨率范围的高分辨率情形下。在第二积分时间部分N₁期间，INT_OUT可从在第一积分时间部分T₁/3结束时达到的电压V₁/3向共模电平Vcm靠近。出现第一积分时间部分和第二积分时间部分的另外两个后续对(例如，T₁/3与N₂及T₁/3与N₃)，以确保全部合并的第一积分时间等于完整且连续的第一积分时间T1。

当在第二积分周期的第一个三分之一N₁之后积分器输出与共模电平相交时，第一积分周期和第二积分周期的第一个三分之一可完成。实际上，延迟可使积分器输出在刚好超过共模电平Vcm时停止，从而生成误差e₁。下一积分周期部分T₁/3可从该e₁电平开始。在第二积分周期的后续部分N₂之后，信号可生成对应误差e₂。类似地，在第三部分中，第二积分周期的部分N₃可在误差电平e₃处结束。此前为使输入信号V_IN数字化而拟定的等式的修改版本被示出为V_IN/V_REF＝(N₁+N₂+N₃)t_d/T1-e₃，其中(N₁+N₂+N₃)为第一部分、第二部分和第三部分(例如，N₁、N₂、N₃)中合并的第二积分时间的数字化值。考虑到可通过使用数字相关双采样操作来去除e₃，可按与此前所提及相同的方式获得并处理数字化V_IN。

在图4的实例中，五延迟级GRO有十个相位状态。为了利用相位延迟计数，可实施相位状态计数和粗略计数两者，因为大多数所测量的脉冲宽度可大于一个时钟周期T₀自身。因此，粗略计数可用于确定脉冲宽度持续了多少个时钟周期T₀，其中信号的更精细的精度部分由GRO相位状态计算。

作为示例，假定将五个GRO相位比特p1、p2、p3、p4和p5之中的相位比特p3提供给粗计数器46。进一步假定脉冲RECORD3在第三相位状态下触发(例如，当＜p1，p2，p3，p4，p5＞＝＜1，0，1，1，0＞时)。由于相位状态寄存器48可能非常快速，第三相位状态＜1，0，1，1，0＞可能已经是存储在寄存器48中的最新相位状态并且可能准备发送给输出逻辑52。寄存器50也可立即具有计数器寄存器(图3的50)中存储的计数器输出。然而，所存储的计数器输出可能为前一时钟周期的值，因为即使相位比特p3到达粗计数器46，粗计数器也可能因计数器延迟而尚未更新其输出。这可产生粗略计数误差。

图13示出了可去除粗略计数误差的ADC 34的框图。该实例中的GRO 70可将具有五个相位比特P₁、P₂、P₃、P₄和P₅的相位状态信号P输出到相位状态寄存器48。当被信号RECORD3触发时，相位状态寄存器48可将具有相位比特P’₁、P’₂、P’₃、P’₄和P’₅的相位状态信号P’输出到输出逻辑52。第三比特P₃可提供给粗计数器46。粗计数器46可基于比特P₃生成粗计数器信号(例如，比特C₁、C₂、...、C_K)，并且可将计数器信号提供给第一计数器寄存器66和第二计数器寄存器68(其可与图3中的计数器寄存器50相同)。虽然触发第一寄存器66的信号是信号RECORD3，但触发第二寄存器68的信号可为信号RECORD3的延迟的版本PULSE_D。延迟的信号PULSE_D可由延迟电路76基于信号RECORD3生成。信号PULSE_D与信号RECORD3之间的延迟可大于粗计数器延迟。然而，该延迟可足够短，以免在由P₃的另一沿更新新计数器值时造成过早粗略计数。寄存器66可在被信号RECORD3触发时输出比特C₁₁、...、C_1K，而寄存器68在被信号PULSE_D触发时输出比特C₂₁、...、C_2K。数量K可为计数器的比特数。

可向多路复用器72提供寄存器66和68的输出。多路复用器72可由相位状态信号P’₃的比特控制。例如，多路复用器72可由寄存器48所输出的比特控制，该比特对应于提供给粗计数器46的信号P的相位比特(例如，多路复用器72可由寄存器48所输出的比特P’₃控制)。多路复用器72可基于比特P’₃的值将寄存器66的输出和寄存器68的输出之一选择性地路由到输出逻辑52。例如，多路复用器72可在P’₃处于逻辑高电平时将C₂₁、...、C_2K路由到逻辑52，并且可在P’₃处于逻辑低电平时将C₁₁、...、C_1K路由到逻辑52。使用该技术，可解决粗略延迟计数问题。然而，这可提出的一个可能问题是，如果延迟76过大，即使当P’₃处于逻辑高电平时，存储在寄存器68中的粗计数器46的输出也可具有下一P₃脉冲。这可造成如上所述的过早粗略计数误差。为了防止这种问题，该延迟可小于六个相位延迟状态以便确保即使逻辑输出信号RECORD3处于第八相位状态，信号PULSE_D也尚未处于计数器被触发时的第三相位状态。

图14A和图14B示出了GRO 70在八个积分像素通道(例如，如图6中所示)内共用时的ADC 34的示意图。图14A和图14B的实例可用于执行单电平电压比较或多电平比较。如结合图8所述，可存在三个信号RECORD1、RECORD2和RECORD3。这些信号可分别触发对应的寄存器(例 如，来自相应专用通道的RECORD1的寄存器92、94、96和98，RECORD2的寄存器90，以及RECORD3的专用寄存器80、86和88)存储第二积分结束时、第二积分开始时以及积分器输出与比较电压相交的时刻的GRO相位状态p和粗计数器输出。虽然信号RECORD1和RECORD2由八个积分通道共用，但存在八个积分通道的八个脉冲RECORD3＜0-7＞。

如图14A和图14B中所示，对于每个信号RECORD3＜i＞而言，存在五个寄存器80(被标记为“A寄存器”)。寄存器80可存储单电平比较和多电平比较两种情况的GRO相位状态p。寄存器80可起到与图3中的寄存器48类似的功能。多路复用器82可由区块行选择寄存器84控制，该行选择寄存器管理寄存器80、86和88的读出序列。有四个寄存器86(被标记为“C寄存器”)存储单电平比较和多电平比较两种情况的计数器输出。如果需要，如图13中所示的寄存器66和68、延迟76及多路复用器72可形成于区块88内。由区块行选择寄存器84控制的对应多路复用器82可管理寄存器86的读出序列。粗计数器99(其可与图13中的粗计数器46相同)可由所有通道共用，并且其输出被缓冲到计数器寄存器。

信号RECORD2可触发第一寄存器90(被标记为“B_S寄存器”)存储GRO将要被启用的所有八个通道的第二积分开始时的GRO相位状态信息(这在图8中示出)。为了进行流水线读出操作，可在ADC的模拟部分仍在工作时读出数据。信号RECORD1可触发寄存器92存储共用GRO 70被禁用的第二积分结束时的GRO相位状态。信号RECORD1可接着触发寄存器94存储GRO被禁用之后的GRO相位状态。RECORD1还可触发寄存器96(被标记为“S_S寄存器”)存储该时刻的计数器输出。RECORD1可将寄存器90中的相位状态移位到寄存器92以便进行流水线读出操作，诸如RECORD2可能对前一读出操作的相位状态信息没有影响。信号RECORD1可触发符号寄存器98存储八个积分通道的输入电压的符号(例如，正号或负号)。因此，输出S_S、A_S和B_S可分别表示共用GRO 70未被启用时第二积分之前的相位状态、共用GRO 70被禁用时第二积分之后的相位状态和计数器输出值的信息。

区块定序器与多路复用器78可收集多路复用器82的输出以及来自寄存器94、96、92和98的输出。区块78的输出可连接到串行器100以传输串行数据输出DOUT。区块87和100两者均由串行控制器102同步和控制。 图14A和图14B中所述的设计是采用上述特征的一种可能配置的实例。一般来讲，可使用ADC 34的任何所需结构。

图15是用于操作如图14A和图14B中所示的ADC 34的时序图的实例。如图15中所示，信号INT1和INT2可分别对应于图9的开关S1及S2或S3之一，并且在其相应“高”状态期间可分别表示由积分器58执行的第一积分和第二积分。信号GRO_EN可表示GRO启用/禁用时序，这对于所有列可为相同的。信号RECORD1和RECORD2可由如图6中所示的八个像素通道共用。信号RECORD3可触发寄存器80、86和88将所存储的相位状态数据和粗计数器输出输出到多路复用器82，随后输出到定序器与多路复用器78。信号RECORD1可触发寄存器94和96。信号RECORD2可触发寄存器90，而信号RECORD1可触发寄存器92(例如，“B_S寄存器2”)，为简单起见，未示出该寄存器。图15中的寄存器66和68(例如，“C’寄存器1和2”)可对应于图14A和图14B中的区块‘2xC寄存器+多路复用器’88以及正好在区块88附近的C寄存器86，以便实现流水线读出操作。在单电平比较的情况下，可生成RECORD3的仅一个上升沿。然而，为了以与模拟信号处理呈流水线的方式读出数据，可将寄存器中存储的值移动到下一寄存器以便读出，使前一寄存器可用于新触发。在单电平比较的情况下，该移动动作可由信号RECORD1触发，随后DOUT读出可与下一模拟积分和数字触发重叠。

在多电平比较中，如果需要流水线读出方案，则可能需要五个附加寄存器来缓冲这五个寄存器的值。然而，多电平比较可仅应用于速度不那么重要的高分辨率转换。因此，DOUT可在RECORD1以脉冲发送之后且在下一第二积分周期开始之前立即准备发出。因为在下一积分周期开始之后，RECORD3可触发对新的非期望相位信号的存储并损坏DOUT。

使用双斜率架构形成ADC 34的上述实例仅仅是示例性的。如果需要，ADC 34可包括用于执行单斜率模数转换的单斜率ADC电路。在单斜率ADC操作的单个积分周期期间，GRO可使用多个延迟级进行相位延迟计数以提高转换速度，这类似于对双斜率ADC操作的第二积分周期进行的过程。单斜率ADC电路还可包括例如具有与双斜率ADC电路类似的功能的寄存器(例如，相位状态寄存器、计数器寄存器)。如果需要，用于单斜率ADC的GRO还可在此前针对双斜率操作所述的多个像素通道之间共用。

图16为包括成像设备1008(例如，图1的相机模块)的示例性处理器系统1000(如数码相机)的简化图，该成像设备采用的成像器具有如上文结合图1至图15所述的ADC电路。在不进行限制的前提下，这种系统可包括计算机系统、静态或视频摄像机系统、扫描仪、机器视觉系统、车辆导航系统、视频电话、监控系统、自动对焦系统、星体跟踪器系统、运动检测系统、图像稳定系统，以及其他采用成像设备的系统。

处理器系统1000例如数字静态或视频摄像机系统一般包括镜头1114，该镜头用于在快门释放按钮1116被按下时，将图像聚焦到成像设备1008中的一个或多个像素阵列上；以及中央处理单元(CPU)1002，诸如微处理器，其控制相机功能和一个或多个图像流功能。处理单元1102可通过系统总线1006与一个或多个输入-输出(I/O)设备1110通信。成像设备1008还可通过总线1006与CPU 1002通信。系统1000还可包括随机存取存储器(RAM)1004并且可任选地包括可移动存储器1112，诸如闪存存储器，该存储器也可通过总线1006与CPU 1002通信。成像设备1008可在单个集成电路或不同芯片上与CPU相组合，无论是否具有存储器。尽管总线1006被示为单总线，但该总线也可以是一个或多个总线、桥接器或其他用于互连系统1000的系统组件的通信路径。

已描述了各种实施方案，示出了使用具有用于相位延迟计数的门控环形振荡器的模数转换器将模拟图像信号转换成数字图像信号的系统和方法。与使用上升/下降沿时钟计数的模数转换器相比，执行相位延迟计数的ADC可执行更快的转换。双斜率架构可放宽计数频率变化要求，因为所转换的数据由期间使用相同频率(例如，相位延迟)进行计数的第二积分与第一积分之比导出。

模数转换器可包括积分器、比较器、逻辑电路、门控环形振荡器、粗计数器、相位状态寄存器和计数器寄存器。可在积分器的输入之一处接收模拟输入信号。积分器可对模拟输入信号进行积分以生成积分器输出。可在比较器的输入处接收积分器输出。比较器可将积分器输出与比较电压进行比较以生成比较器输出。可对比较器输出进行处理以生成控制信号。控制信号可控制相位状态寄存器中存储的相位状态向逻辑电路的输出，以便生成数字输出。

门控环形振荡器可将相位状态信号连续地发送到相位状态寄存器。相位状态信号可包括经由多个延迟级传输信号而形成的多个相位节点。例如，相位状态寄存器可存储最新相位状态。粗计数器可从门控环形振荡器连续地接收相位状态信号的相位节点之一，并且可将对应的计数器信号输出到计数器寄存器。例如，计数器寄存器可存储接收自粗计数器的最新计数器信号。控制信号可控制计数器寄存器将所存储的计数器值输出到逻辑电路。逻辑电路可基于相位状态寄存器和计数器寄存器的输出来生成模拟输入信号的数字版本。

在一种合适的布置方式中，模数电路可对图像传感器像素阵列所生成的模拟像素值执行模数转换。如果需要，阵列中的多个像素列或通道可共用单个门控环形振荡器。可生成附加控制信号以在积分周期开始和结束期间触发适当的寄存器。上述控制信号可被修改成在积分周期开始和结束之间连续地运行，以确保所有通道的所有相关寄存器都被触发。

根据任何上述布置方式，模数转换器可为单斜率或双斜率模数转换器，其使用门控环形振荡器生成相位状态信号和对转换时序计数的粗计数器输出。

根据一个实施方案，接收模拟信号的模数转换器包括输出相位状态信号的多个延迟级、存储相位状态信号的相位状态寄存器、基于相位状态信号的一部分生成计数器信号的粗计数器、以及基于计数器信号和相位状态信号生成与所接收的模拟信号相对应的数字信号的电路。

根据另一个实施方案，模数转换器还包括从粗计数器接收计数器信号并基于控制信号将计数器信号输出到电路的计数器寄存器。

根据另一个实施方案，模数转换器还包括在积分器输入处接收模拟信号并输出积分器输出的积分器，以及在比较器输入处接收积分器输出并基于积分器输出来输出比较器输出的比较器。

根据另一个实施方案，积分器输入可切换地耦接到正参考电压和负参考电压。

根据另一个实施方案，比较器输入可切换地耦接到多个比较电压，并且比较器被配置为通过将积分器输出与多个比较电压中所选择的一者进行比较来生成控制信号。

根据另一个实施方案，模数转换器还包括控制多个比较电压中的哪个耦接到比较器输入的数字控制电路。

根据一个实施方案，模数转换器电路包括接收模拟信号的积分器、输出标识相位延迟状态的相位状态信号的门控环形振荡器、以及接收相位状态信号并基于相位状态信号所标识的相位延迟状态生成与积分器所接收的模拟信号相对应的数字信号的电路。

根据另一个实施方案，该电路包括从门控环形振荡器接收相位状态信号的相位状态寄存器。

根据另一个实施方案，该电路还包括从门控环形振荡器接收相位状态信号的一部分的计数器。

根据另一个实施方案，该计数器输出计数器值并且该电路还包括从计数器接收计数器值的计数器寄存器。

根据另一个实施方案，该电路还包括耦接到相位状态寄存器的输出和计数器寄存器的输出的输出逻辑电路，其中输出逻辑电路输出数字信号。

根据另一个实施方案，模数转换器还包括接收计数器值的附加计数器寄存器以及多路复用器，该多路复用器具有耦接到计数器寄存器的输出的第一输入，具有耦接到附加计数器寄存器的输出的第二输入，并且具有耦接到输出逻辑电路的输出。

根据另一个实施方案，模数转换器电路还包括生成相位状态记录控制信号的逻辑电路，其中计数器寄存器和相位状态寄存器从逻辑电路接收相位状态记录控制信号；以及从逻辑电路接收相位状态记录控制信号并基于相位状态记录控制信号生成延迟的信号的延迟电路，其中附加计数器寄存器从延迟电路接收延迟的信号。

根据另一个实施方案，相位状态信号包括一组相位节点，并且计数器所接收的相位状态信号的部分包括该组相位节点中所选择的一者。

根据另一个实施方案，模数转换器电路还包括耦接到积分器的输出并生成比较器输出信号的比较器，以及耦接到比较器的输出的逻辑电路，其中逻辑电路基于比较器输出信号生成相位状态记录控制信号，并将相位状态记录控制信号提供给从门控环形振荡器接收相位状态信号的电路。

根据另一个实施方案，比较器的第一输入耦接到积分器的输出，并且比较器的第二输入可切换地耦接到多个比较电压源。

根据另一个实施方案，积分器被配置为接收模拟信号、正参考电压和负参考电压中所选择的一者。

根据另一个实施方案，积分器被配置为在多个第一积分周期和多个第二积分周期期间对输入电压进行积分。

根据一个实施方案，系统包括中央处理单元；存储器；透镜；输入-输出电路；图像传感器像素阵列，其中该透镜使图像光聚焦于图像传感器像素阵列，并且图像传感器像素被配置为响应于图像光而生成模拟图像信号；被配置为将模拟图像信号转换成数字像素数据的模数转换器电路，其中该模数转换器电路包括：输出用于将模拟图像信号转换成数字像素数据的相位状态信号的多个延迟级，以及接收从所述多个延迟级输出的相位状态信号的相位状态寄存器。

根据另一个实施方案，该系统还包括耦接在所述多个延迟级与相位状态寄存器之间的多个数据线，其中相位状态信号包括多个相位节点，并且其中所述多个相位节点中的每一者通过所述多个数据线的不同相应数据线提供给相位状态寄存器。

前述内容仅是对本发明原理的示例性说明，因此本领域技术人员可以在不脱离本发明的精神和范围的前提下进行多种修改。上述实施方案可单独地或以任意组合方式实施。