本实用新型涉及一种图像划分处理电路。
背景技术：
图像划分处理是众多视频、图像编解码标准中的都需使用的关键技术，图像划分处理电路是硬件实现视频、图像编解码的核心基础部分，图像划分处理电路的性能不仅仅决定了后续电路的视频、图像编解码电路复杂度，还关系着整个电路运行周期的长短和参数量的大小、运行效果、功耗等，因此开发高数据吞吐速率的图像划分处理电路就显得尤为重要，
技术实现要素：
本实用新型的目的在于提供一种图像划分处理电路，以克服现有技术中存在的缺陷。
为实现上述目的，本实用新型的技术方案是：一种图像划分处理电路，包括：一用于接收视频信号且用于视频解析处理的图像解析处理电路、一与所述图像解析处理电路相连且用于数据缓存的数据缓存电路以及一与所述数据缓存电路相连且通过接收图像划分控制信号进行图像划分处理的图像划分处理电路。
在本实用新型一实施例中，所述图像解析处理电路、所述数据缓存电路以及所述图像划分处理电路的VDD端均与一供电电源端相连。
在本实用新型一实施例中，所述供电电源端为1.8V电压。
在本实用新型一实施例中，所述图像解析处理电路、所述数据缓存电路以及所述图像划分处理电路的Clk端均连接至一晶振电路。
在本实用新型一实施例中，所述晶振电路的频率为50MHz。
在本实用新型一实施例中，所述图像解析处理电路、所述数据缓存电路以及所述图像划分处理电路的VSS端均接地。
在本实用新型一实施例中，所述图像解析处理电路包括用于接收视频信号的输入端p0、输入端p1、输入端p2、输入端p3、输入端p4、输入端p5、输入端p6、输入端p7以及输出图像解析信号的第一输出端Qout；所述输入端p0、输入端p1、输入端p2、输入端p3、输入端p4、输入端p5、输入端p6、输入端p7分别与一外部视频输入设备相连；所述第一输出端Qout与所述数据缓存电路相连。
在本实用新型一实施例中，所述数据缓存电路包括用于接收图像解析信号的输入端Sin、用于输出缓存数据的第二输出端Qout以及用于输出控制信号的控制信号输出端F；所述输入端Sin与所述第一输出端Qout相连；所述第二输出端Qout以及所述控制信号输出端F均与所述图像划分处理电路相连。
在本实用新型一实施例中，所述图像划分处理电路包括用于接收图像划分控制信号的输入端Mode、用于接收缓存数据的输入端Din、用于接收控制信号的控制信号输入端C以及用于输出图像划分信号的输出端O1、输出端O2、输出端O3、输出端O4；所述输入端Din与所述第二输出端Qout相连；所述控制信号输入端C与所述控制信号输出端F相连。
相较于现有技术，本实用新型具有以下有益效果：本实用新型所提出的一种图像划分处理电路，电路结构紧凑，电路功耗低，易于实现，适用于硬件电路实现的对时间和资源敏感的视频、图像编解码。
附图说明
图1是本实用新型中图像划分处理电路的电路图。
具体实施方式
下面结合附图以及现有软件，对本实用新型的技术方案进行具体说明。在该说明过程中所涉及的现有软件均不是本实用新型所保护的客体，本实用新型仅保护该装置的结构以及连接关系。
本实用新型提供一种图像划分处理电路，如图1所示，包括：一用于接收视频信号且用于视频解析处理的图像解析处理电路、一与图像解析处理电路相连且用于数据缓存的数据缓存电路以及一与数据缓存电路相连且通过接收图像划分控制信号进行图像划分处理的图像划分处理电路。
进一步的，在本实施例中，图像解析处理电路、数据缓存电路以及图像划分处理电路的VDD端均与一供电电源端相连。
进一步的，在本实施例中，供电电源端为1.8V电压。
进一步的，在本实施例中，图像解析处理电路、数据缓存电路以及图像划分处理电路的Clk端均连接至一晶振电路。
进一步的，在本实施例中，晶振电路的频率为50MHz。
进一步的，在本实施例中，图像解析处理电路、数据缓存电路以及图像划分处理电路的VSS端均接地。
进一步的，在本实施例中，图像解析处理电路包括用于接收视频信号的输入端p0、输入端p1、输入端p2、输入端p3、输入端p4、输入端p5、输入端p6、输入端p7以及输出图像解析信号的第一输出端Qout；输入端p0、输入端p1、输入端p2、输入端p3、输入端p4、输入端p5、输入端p6、输入端p7分别与一外部视频输入设备相连；第一输出端Qout与数据缓存电路相连。
进一步的，在本实施例中，数据缓存电路包括用于接收图像解析信号的输入端Sin、用于输出缓存数据的第二输出端Qout以及用于输出控制信号的控制信号输出端F；输入端Sin与第一输出端Qout相连；第二输出端Qout以及控制信号输出端F均与图像划分处理电路相连。
进一步的，在本实施例中，图像划分处理电路包括用于接收图像划分控制信号的输入端Mode、用于接收缓存数据的输入端Din、用于接收控制信号的控制信号输入端C以及用于输出图像划分信号的输出端O1、输出端O2、输出端O3、输出端O4；输入端Din与第二输出端Qout相连；控制信号输入端C与控制信号输出端F相连。
进一步的，在本实施例中，图像解析处理电路采用FAT32_DATA_PARSE，数据缓存电路采用DDP 512Mbit SDRAM，图像划分处理电路采用EP4CE115F29C7。
为了让本领域技术人员进一步了解本发明所提出的图像划分处理电路，下面结合该电路的控制方法进行说明。
电源电压为1.8V使电路满足低功耗下使用的需求，系统时钟由50MHz晶振提供，视频的每帧数据由U1的端口p1~p7输入后进行图像解析提取YUV数据后转换成8位串行数据。U1的输出端口Qout连接到U2的输入端口Sin，U2完成对解析后的数据进行缓存。U3的读取控制信号端口C连接到U2的读取输入信号端口F，U2的数据输出端口Qout连接到U3的数据输入端口Din。在读取控制信号使能时U3从U2读取数据，图像的划分参数由U3的Mode端口输入，U3根据图像的划分参数对图像进行划分，图像划分后每个子块的图像数据由U3的O1~O4端口输出。
以上是本实用新型的较佳实施例，凡依本实用新型技术方案所作的改变，所产生的功能作用未超出本实用新型技术方案的范围时，均属于本实用新型的保护范围。