本申请要求于2016年6月17日提交的标题为“systemsandmethodsforratematchingwhenusinggeneralpolarcodes”的美国临时专利申请序列第62/351,442号以及于2017年5月29日提交的标题为“systemsandmethodsforratematchingwhenusinggeneralpolarcodes”的美国专利申请序列第15/607,584号的优先权，二者均通过引用并入本文中。本申请涉及差错控制编码和编码速率匹配，并且更特别地涉及在使用通用极化码时的编码速率匹配。
背景技术：
：：在通信系统中，通过信道将信息从发射器传送到接收器。例如，在无线通信系统中，移动装置中的发射器可以通过无线信道向基站中的接收器传送信息。信道可能会将差错引入通过信道传送的信息中。差错控制编码可以用于检测和/或纠正差错。例如，待从发射器传送到接收器的k比特信息可以首先通过发射器中的编码器进行编码以获得长度为nb比特的码字，其中nb>k。然后可以在信道上发射该码字。然后接收器中的解码器对接收到的码字进行解码以获得关于哪k比特被发射的决定。由于发射比特长度nb>k的码字而增加的冗余增大了在接收器处正确解码该k比特的可能性，即使由于信道中的噪声引入了一些差错。存在不同类型的差错检测与纠正码。在下述文献中公开了一种类型的差错纠正码，其被称为arikan极化码：由所著的“channelpolarization：amethodforconstructingcapacity-achievingcodesforsymmetricbinary-inputmemorylesschannels”，ieeetransactionsoninformationtheory(ieee信息论汇刊)，第55卷第7期(2009年7月)。arikan极化码是二进制极化码，这是指arikan极化码仅对二进制码元字母表执行差错控制编码。使用arikan极化码编码的k比特表示k个信息码元。该k个信息码元中的每个码元只能取两个值中的一个值。此外，arikan极化码中的每个码字的比特长度nb必须是2的幂，即nb＝2n，其中n是自然数。然而，由于编码速率的要求，可以被实际传送到信道中的码字长度可能并非正好是比特长度nb＝2n。技术实现要素：公开了通用极化码，其对q进制字母表中的码元进行编码，其中q≥2。公开了用于在使用通用极化码时执行编码速率匹配的系统和方法。在一个实施方式中，在发射器处执行的方法包括在极化编码器处接收多个比特。该多个比特表示多个q进制码元，其中q>2。该方法还包括使用极化编码器对所述多个比特进行编码以生成具有由比特表示的q进制码元的码字。该方法还包括根据打孔模式对码字打孔以获得具有减小的比特长度的经打孔的码字。在前述实施方式中，对所述多个比特进行编码可以包括使用至少一个极化编码器内核对所述多个比特进行编码以生成码字。在任一前述实施方式中，编码可以包括：在极化编码器内核处接收由比特表示的一组输入q进制码元；以及根据极化编码器内核的种子矩阵对所述一组输入q进制码元进行变换以产生由比特表示的一组输出q进制码元。在任一前述实施方式中，对所述多个比特进行编码可以包括根据信息序列将所述多个q进制码元映射到输入矢量的位置中的一部分位置。在一些实施方式中，输入矢量的剩余位置可以被设定为解码器可能已知的冻结值。在一些实施方式中，可以在极化编码器中对输入矢量进行编码。在任一前述实施方式中，可以基于信息序列来确定打孔模式，或者可以基于打孔模式来确定信息序列，或者可以共同生成信息序列和打孔模式。在任一前述实施方式中，可以通过下述来获得信息序列：获得与用于发射所述多个比特的编码速率r和经打孔的码字的长度m中的至少之一对应的值；确定该值落入哪个值范围内；以及获得与该值落入的范围对应的信息序列。获得与该值落入的范围对应的信息序列可以包括从存储器中检索与该范围对应的所存储的信息序列。与该范围对应的信息序列可以是基于该范围中的代表值而确定的信息序列。在任一前述实施方式中，码字的比特长度可以为nb，经打孔的码字的比特长度可以为m，并且打孔模式可以对码字的前(nb-m)比特打孔(可以设想其他打孔模式来替代并且稍后将更详细地描述)。在任一前述实施方式中，根据打孔模式对码字打孔可以包括缩短码字。在另一实施方式中，提供了一种发射器。该发射器可以包括用于接收多个比特的极化编码器。所述多个比特可以表示多个q进制码元，其中q>2。该发射器可以被配置成对所述多个比特进行编码以生成具有由比特表示的q进制码元的码字。发射器还可以包括打孔器以根据打孔模式对码字打孔以获得具有减小的比特长度的经打孔的码字。在前述实施方式中，极化编码器可以被配置成使用至少一个极化编码器内核对所述多个比特进行编码以生成码字。极化编码器可以被配置成通过下述对所述多个比特进行编码：在极化编码器内核处接收由比特表示的一组输入q进制码元；以及根据极化编码器内核的种子矩阵对所述一组输入q进制码元进行变换以产生由比特表示的一组输出q进制码元。在任一前述实施方式中，极化编码器可以被配置成通过根据信息序列将所述多个q进制码元映射到输入矢量的位置中的一部分位置来对所述多个比特进行编码。极化编码器还可以被配置成将输入矢量的剩余位置设定为解码器已知的冻结值。极化编码器还可以被配置成对输入矢量进行编码。在任一前述实施方式中，发射器可以被配置成基于信息序列来生成打孔模式，或者发射器可以被配置成基于打孔模式来生成信息序列，或者发射器可以被配置成共同生成信息序列和打孔模式二者。在任一前述实施方式中，发射器可以被配置成通过下述来获得信息序列：获得与用于发射所述多个比特的编码速率r和经打孔的码字的长度m中的至少之一对应的值；确定该值落入哪个值范围内；以及获得与该值落入的范围对应的信息序列。在任一前述实施方式中，发射器还可以包括存储器。发射器可以被配置成通过下述来获得与所述值落入的范围对应的信息序列：从存储器中检索与该范围对应的所存储的信息序列。在任一前述实施方式中，与所述范围对应的信息序列可以是基于该范围中的代表值而确定的信息序列。在任一前述实施方式中，码字的比特长度可以为nb，经打孔的码字的比特长度可以为m，并且打孔模式可以对码字的前(nb-m)比特打孔(可以设想其他打孔模式来替代并且稍后将更详细地描述)。在任一前述实施方式中，根据打孔模式对码字打孔可以包括缩短码字。附图说明将参照附图仅以示例的方式描述实施方式，在附图中：图1是根据一个实施方式的通信系统的框图；图2示出了如何从种子矩阵g2产生克罗内克积(kroneckerproduct)矩阵；图3是示出了根据一个实施方式的如何使用二进制极化码生成码字的流程图；图4是arikan内核的示意图；图5和图6分别是用于实现图3的步骤208中的示例的结构的示意图；图7示出了示例性通用内核；图8示出了基于里德-所罗门(reed-solomon，rs)的内核；图9和图10分别是针对n＝2即16个码元的rs(4)极化编码器结构的示意图；图11示出了根据另一实施方式的通信系统的框图；图12和图13分别示出了针对当考虑到打孔时使用2层rs(4)内核生成的32比特码字的解码器的一个示例；图14示出了crc辅助极化解码的帧差错率(frameerrorrate，fer)曲线；图15是根据一个实施方式的由发射器执行的方法的流程图；图16示出了存储在发射器的存储器中的查找表(lookuptable，lut)；图17展示了示出根据一个实施方式的分段长度匹配的概念的三个码字；图18是根据另一实施方式的由发射器执行的方法的流程图；图19至图22示出了不同的fer曲线；图23是根据另一实施方式的由发射器执行的方法的流程图；图24示出了示例性通信系统；以及图25和图26示出了可以实现本文中描述的功能和/或实施方式的示例性装置。具体实施方式为了说明的目的，现将在下文中结合附图更详细地说明特定的示例性实施方式。图1是根据一个实施方式的通信系统122的框图。通信系统122包括通过信道128进行通信的发射器124和接收器126。发射器124包括极化编码器130，并且接收器126包括极化解码器132。极化编码器130以及发射器124的其他数据/信号处理功能例如稍后描述的打孔器可以由执行使得处理器执行极化编码器130和发射器124的一些或全部操作的指令的处理器来实现。可替选地，极化编码器130以及发射器124的其他数据/信号处理功能可以被实现在硬件或电路系统中(例如在一个或更多个芯片组、微处理器、专用集成电路(application-specificintegratedcircuits，asic)、现场可编程门阵列(field-programmablegatearrays，fpga)、专用电路系统或其组合中)并且被配置为实现极化编码器130和发射器124的操作。尽管未示出，但是发射器124可以包括调制器、放大器、天线和/或发射链中的其他模块或组件，或者可替选地可以被配置成与独立的(射频，radio-frequency-rf)发射模块接合以使得可以如本文所述那样产生码字并将其直接或者通过独立的发射单元或模块发射。发射器124还可以包括非暂态计算机可读介质(未示出)，其包括用于(例如由如上所述的处理器或一些其他电路系统)执行以实现和/或控制极化编码器130和发射器124的操作和/或以其他方式控制本文中所述的功能和/或实施方式的执行的指令。一些实施方式可以通过仅使用硬件来实现。在一些实施方式中，可以以软件产品的形式来体现由处理器执行的指令。软件产品可以存储在非易失性或非暂态存储介质或存储器中，其可以例如是光盘只读存储器(compactdiscread-onlymemory，cd-rom)、通用串行总线(universalserialbus，usb)闪存盘或者可移除硬盘。类似地，极化解码器132以及接收器126的其他数据/信号处理功能可以由执行使得处理器执行极化解码器132和接收器126的一些或全部操作的指令的处理器来实现。可替选地，极化解码器132以及接收器126的其他数据/信号处理功能可以被实现在硬件或电路系统中(例如在一个或更多个芯片组、微处理器、asic、fpga、专用电路系统或其组合中)并且被配置为实现极化解码器132和接收器126的一些或全部操作。尽管未示出，但是接收器126可以包括天线、解调器、放大器和/或接收链中的其他模块或组件，或者可替选地可以被配置成与单独的(射频，radio-frequency-rf)接收模块接合以基于由接收器126直接或从独立的接收单元或模块间接接收的极化码的码字来处理和/或解码字。接收器126还可以包括非暂态计算机可读介质(未示出)，其包括用于(例如由如上所述的处理器或一些其他电路系统)执行以实现和/或控制极化解码器132和接收器126的操作和/或以其他方式控制本文中所述的功能和/或实施方式的执行的指令。一些实施方式可以通过仅使用硬件来实现。在一些实施方式中，可以以软件产品的形式来体现由处理器执行的指令。软件产品可以存储在非易失性或非暂态存储介质或存储器中，其可以是例如cd-rom、usb闪存盘或可移除硬盘。在操作中，极化编码器130对一组m比特进行编码以获得码字长度等于nb比特的对应码字x，其中nb>m。尽管极化编码器130接收比特，但是在极化编码器130中，比特可以表示q进制字母表中的码元。对词语“码元”的使用并非意在指代调制星座中的码元，而是意在指代q进制字母表中的元素。例如，4进制字母表可以具有使用记法“0”、“1”、“2”和“3”标记并且由比特00、01、10和11分别表示的四个码元。由极化编码器130输出的码字x通过信道128被传送并且在接收器126的极化解码器132处被接收。极化解码器132执行解码以作出关于哪组m比特被传送的决定。如果由极化解码器132解码的m比特与原始传送的m比特匹配，则认为解码成功。如果信道128有噪声且将过多的差错引入码字x中，则极化解码可能无法纠正所有差错。可以使用从种子矩阵gs产生的克罗内克积矩阵g来生成极化码。对于二进制极化码，每个信息码元是一个比特，并且可以使用种子矩阵gs＝g2，其中图2示出了如何从种子矩阵g2产生克罗内克积矩阵。图2示出的是2倍克罗内克积矩阵142和3倍克罗内克积矩阵144。克罗内克积方法可以迭代以产生n倍克罗内克积矩阵对于具有长度n＝2n的码字的二进制极化码，克罗内克积矩阵g是极化码的生成矩阵并且等于图3是示出根据一个实施方式的如何使用二进制极化码来生成码字的流程图。在点画气泡中示出了针对具有比特长度nb＝8的码字的二进制极化码即具有生成矩阵的二进制极化码的一个特定示例。在步骤202中，获得待被传送至接收器126的k个信息比特。在该示例中，k＝4比特标记为b1b2b3b4。可选地，在步骤204中，向该k比特添加诸如循环冗余校验(cyclicredundancycheck，crc)比特的辅助或差错检测码(error-detectingcode，edc)比特(形成m个信息比特)以辅助解码。可以理解，在一个码字内可以使用多于一个edc。还应该理解，可以替代地或额外地使用其他类型的edc，例如校验和码、弗莱彻码(fletchercodes)、散列码或其他奇偶校验码。一些edc也可以用作差错纠正码(error-correctioncodes，ecc)并且可以用于列表解码的路径选择，从而例如改善极化码性能。crc比特例如是基于k个信息比特而生成的，并且通常被置于输入矢量中的更可靠的位置中。然而，根据其预期目的(例如，用于差错检测或差错纠正或二者)，还可以或者替代地将crc比特分布或者以其他方式置于输入矢量中的其他位置中。在该示例中，从k个信息比特开始计算crc并将其追加到k个信息比特中以产生包括k个信息比特和crc比特的m个信息比特。在图3的示例中，在步骤204中未添加edc比特，因此k＝m。该m比特被输入到极化编码器130中。在步骤206中，极化编码器130通过将m比特中的每比特映射到输入矢量u中的nb个位置中相应的一个位置然后将“冻结”位置于输入矢量u的剩余位置中来形成长为nb比特的输入矢量冻结比特的值和位置对于极化编码器130和极化解码器132二者都是已知的。根据极化码构造背后的信道极化理论，输入矢量u的一些位置与输入矢量u的其他位置相比将具有被正确解码的较高的可靠性。在极化码构造中，进行尝试以将m位置于输入矢量u的较可靠的位置中并将冻结位置于输入矢量u的较不可靠的位置中。在图3的示例中，nb＝8并且位置u4、u6、u7和u8是输入矢量u的较可靠的位置。因此，m比特被置于位置u4、u6、u7和u8中。每个冻结比特的值为零，但更一般地，冻结比特可被设定为极化编码器130和极化解码器132二者都已知的另一值。然后，在步骤208中，输入矢量u乘以生成矩阵g以获得码字在图3的示例中，极化编码器130可以使用内核来实现输入矢量u与生成矩阵g相乘，例如实现图3中的步骤208。图4是用于实现输入[uv]与种子矩阵相乘的内核148的示意图。内核的种子矩阵有时被替代地称为内核生成矩阵。内核148是二进制内核并且具体是arikan二进制内核。其他类型的二进制内核也是可能的。arikan二进制内核148接收这两个输入u和v并且输出u+v和v，其表示乘法[uv]的输出。圆圈加码元表示模2加法。图5是用于实现图3的步骤208中的示例即矩阵乘法的示例性结构的示意图。图5中的每个内核148与图4所示的内核相同，并且因此用相同的附图标记148来表示。在图5中每个内核也由字母“a”来表示，因为其是arikan二进制内核。使用了被标记为l1、l2、和l3的三个编码层，并且每个编码层具有四个二进制内核。编码层也可以被称为编码阶段。极化编码可以在有或没有比特反转的情况下执行。图5中的示例性结构没有比特反转。在图6中示出了用于实现步骤208的另一示例性结构。图6中的示例实现了比特反转。一般地，可以将极化编码器的输出表示为其中，在没有比特反转的情况下是n乘n的生成矩阵，n＝2n，n≥1。例如，对于n＝1，g2＝f。对于比特反转，其中bn是n乘n比特反转置换矩阵。通用极化码基于种子矩阵的上述二进制极化码限于二进制码元字母表。通用极化码可以被构造成对q进制字母表中的码元进行编码，其中q≥2。使用生成矩阵g对输入矢量u进行编码以得到码字x。输入矢量u具有m个信息码元，每个信息码元用log2q个信息比特来表示。输入矢量u的剩余位置是冻结的，即对于极化编码器130和极化解码器132二者都是已知的。输入矢量u与生成矩阵g的乘法可以使用内核层来实现，其中每个内核执行伽罗瓦域(galoisfield)gf(q)中的有限域操作以实现与生成矩阵g的种子矩阵gs的乘法。图7示出了示例性通用内核121。内核121实现了操作x＝ugs，其中u＝[u1u2...uq-1uq]并且x＝[x1x2...xq-1xq]。u和x二者都是码元的矢量，每个码元由log2q个比特来表示。二进制内核是q＝2的通用内核121的特定情况。例如，通用极化码可以被定义成对4进制码元即q＝4进行编码。每个输入码元是四个可能的值中的一个，分别用记号0、1、∝和∝2来表示。在实现时使用了两比特来表示每个可能的码元值：00、01、10和11。以下是可以使用的种子矩阵gs的一个示例：其中限定了下述有限域操作：1+∝＝∝2、1+∝2＝∝、1+0＝1、∝+0＝∝、∝2+0＝∝2、∝+∝2＝1、1+1＝0、∝+∝＝0、∝2+∝2＝0、0+0＝0、∝∝2＝1、∝1＝∝、∝∝＝∝2、0×∝＝0、0×∝2＝0、0×1＝0、0×0＝0、∝2×1＝∝2、∝2∝2＝∝以及1×1＝1。对应的内核将被称为基于里德-所罗门(rs)的内核并且在图8中用附图标记150示出。记号“rs(4)”用于表示内核150是用于对4进制码元进行编码的基于rs的内核。更一般地，“rs(q)”内核是用于对q进制码元进行编码的基于rs的内核。基于rs的内核可以具有性能优势，其中一些将在下文中被进一步详细描述。非二进制rs内核仅是一个示例。可以使用其他非二进制内核，例如厄米(hermitian)内核。4进制码元的码字长度被限制在nb＝2×4n比特，其中n是自然数。图9是针对n＝2即16个码元的rs(4)极化编码器结构的示意图。因为每个4进制码元由2比特来表示，所以码字长度为nb＝2×16＝32比特。使用了两个编码层l1和l2，其中每个编码层具有四个rs(4)内核。每个rs(4)内核接受四个4进制码元即8比特作为输入，并产生具有四个4进制码元即8比特的输出。与具有二进制内核的极化编码器结构类似，rs(4)极化编码器结构可以具有或没有码元索引置换。图9示出了具有码元索引置换的结构。图10示出了没有码元索引置换的结构。对于具有码元索引置换的结构(图9)，生成矩阵是置换矩阵乘以没有码元索引置换的编码结构的生成矩阵。本文中公开的实施方式可以被实现为具有或没有码元索引置换。对于8进制字母表，内核将实现矩阵乘法x＝ugs，其中u是具有8个码元的输入矢量，并且gs是8×8的种子矩阵。伽罗瓦域gf(8)中的有限域操作将被执行。因此，内核的输入将是八个8进制码元，即24比特，因为用三比特来表示每个输入码元。内核的输出将是八个8进制码元，同样，即24比特。一般地，极化编码器130可以被构造为通过实现x＝ug来生成具有长度nb比特的码字x，其中x和u二者均表示q进制码元的相应矢量。每个矢量x和u具有码元长度nb＝qn，其对应于比特长度nb＝log2q×qn。n个编码层中的每个具有qn-1个内核，并且每个内核具有q个输入和q个输出。以下是使用非二进制通用极化码——如基于rs的码——的可能的益处。对于相同的码字长度，可以实现针对解码器中给定列表大小的较低的帧差错率(frameerrorrate，fer)，或者可以实现针对给定fer的解码器中较小的列表大小。使用较小的列表大小可以例如通过具有用于复制、移动和排序的较少的与列表相关的存储器来降低实现复杂度并增加解码吞吐量。速率/长度匹配编码速率被定义为r＝kb/nb，其中kb是信息比特的数目，并且nb是与kb个信息比特对应的生成的码字的比特长度。当发射器124待将kb比特发射给接收器126时，发射器124可以需要使用例如基于可用的网络资源如带宽的可随时间改变的特定的编码速率r/码长度。极化码对nb的值进行限制。例如，当仅使用二进制内核执行极化编码时，以比特为单位的码字长度nb被限制为2的幂：nb＝2n比特。下表总结了针对不同的n值——多达n＝12——的码字长度nb和对应的编码层数目n：n123456789101112nb248163264128256512102420484096作为另一示例，当使用仅rs(4)内核执行极化编码时，码字长度nb被限制为nb＝2×4n比特。下表总结了针对不同的n值——多达n＝7——的码字长度nb和对应的编码层数目n：n1234567nb8321285122048819232768作为另一示例，当使用仅rs(8)内核执行极化编码时，码字长度nb被限制为nb＝3×8n比特。下表总结了针对不同的n值——多达到n＝6——的码字长度nb和对应的编码层数目n：n123456nb2419215361228898304786432如果发射器124将要以编码速率r进行发射并且发射器124有kb比特待发射，则由极化编码器130使用的以比特为单位的码字长度理想地应当为nb＝kb/r。然而，由于使用极化码而造成的对nb的限制可能不允许nb的值恰好等于nb＝kb/r。例如，当使用仅二进制内核执行极化编码时，nb被限制为二的幂。如果发射器124有kb＝700比特待发射并且发射器124必须使用的编码速率r为r＝1/3，则理想的是比特。然而，使用二进制内核无法生成准确的nb＝2100比特的码字长度。因此，发射器124通过对码字进行填充(延长)或打孔(缩短)以具有准确的m＝2100比特来执行速率匹配。因此，速率匹配通过长度匹配即修改码字的长度来执行，使得编码速率被满足。图11示出了根据另一实施方式的图1中的通信系统122。发射器124还包括打孔器152。极化编码器130具体包括输入矢量形成器147、信息序列生成器149和一个或更多个内核层151。发射器124还可以包括非暂态计算机可读介质(未示出)，其包括用于(例如由如上所述的处理器或一些其他电路系统)执行以实现和/或控制极化编码器130和/或打孔器152和/或发射器124的操作和/或以其他方式控制本文所述的功能和/或实施方式的执行的指令。一些实施方式可以通过仅使用硬件来实现。在一些实施方式中，可以以软件产品的形式来体现由处理器执行的指令。软件产品可以存储在非易失性或非暂态存储介质或存储器中，其可以是例如cd-rom、usb闪存盘或可移除硬盘。接收器126中的极化解码器132具体包括：比特的对数似然比(log-likelihoodratio，llr)计算机154、比特llr到码元llr转换器156以及解码器158。接收器126还可以包括非暂态计算机可读介质(未示出)，其包括用于(例如由如上所述的处理器或一些其他电路系统)执行以实现和/或控制极化解码器132和接收器126的操作和/或以其他方式控制本文所述的功能和/或实施方式的执行的指令。一些实施方式可以通过仅使用硬件来实现。在一些实施方式中，可以以软件产品的形式来体现由处理器执行的指令。软件产品可以存储在非易失性或非暂态存储介质或存储器中，其可以是例如cd-rom、usb闪存盘或可移除硬盘。图11将会或可以包括未示出的其他组件，例如发射器124中的调制器和接收器126中的解调器。可以使用调制和对应的解调来实现计算llr。发射器124中的附加组件还可以包括放大器、天线和/或发射链中的其他模块或组件，或者可替选地，发射器124可以被配置成与单独的(rf)发射模块接合，使得可以如本文所描述地产生码字并直接或通过独立的发射单元或模块进行发射。接收器126中的附加组件可以包括天线、放大器和/或接收链中的其他模块或组件，或者可替选地可以被配置成与单独的(rf)接收模块接合以基于由接收器126直接或从单独的接收单元或模块间接接收的极化码的码字来处理和/或解码字。在操作中，在极化编码器130处接收kb比特。输入矢量形成器147将该kb比特映射到输入矢量u的特定位置。输入矢量u的剩余位置被设定为冻结位置。信息序列155指示输入矢量u的哪些位置将接收kb比特中的每个比特以及输入矢量u的哪些位置将接收冻结值。信息序列155由信息序列生成器149基于下述因素生成(在线生成或者从存储器读取)：诸如发射器124将用来发射该kb比特的编码速率r，和信道128的噪声或基于编码速率和编码长度的预先限定的工作snr。信息序列生成器149生成信息序列155，使得做出尝试以将kb比特放在输入矢量u的较可靠的位置中并且将冻结值放在输入矢量u的较不可靠的位置中。如已知的那样，诸如信息序列155的有序序列表示子信道的相对“可靠性”，其中子信道指极化处理之后的合成信道。换句话说，一些子信道容量高，而一些子信道容量低。换言之，一些子信道具有高信噪比(signal-to-noiseratio，snr)，而另一些具有低snr。这些度量是可用于对子信道“可靠性”进行量化或分类的特征的示例。还可以使用指示子信道可靠性的其他度量。子信道选择是基于子信道的可靠性，并且通常选择最高可靠性的子信道作为用于承载信息比特的信息子信道。对于通用极化码，信息序列155可以是码元位置序列或比特位置序列。对于使用q进制内核的nb比特的码字，码元位置序列的全长为nb/log2(q)；而比特位置序列的全长为nb。以rs(4)极化码为例。对于码元位置序列，按照码元来选择放置信息比特的位置，即，表示待编码的一个码元的相邻2比特应该都是信息比特或者都是冻结比特；而对于比特位置序列，表示一个码元的相邻的两比特可以容纳零个、一个或两个信息比特。在一些实施方式中，至少在基因辅助序列生成方法下，使用码元位置序列可以具有与使用比特位置序列相比更好的纠错性能。这是因为当使用基于码元的内核时，使用码元位置序列可以更好地利用极化增益。码元位置序列实际上是比特位置序列的特定情况，其意义在于，码元位置序列等同于将相邻的两个比特位置2*i和2*i+1(0≤i<nb/2)约束为应当都是信息比特位置或者都是冻结比特位置的比特位置序列。因此，为了通用性，以下文本中的信息序列全部是指比特位置序列。可以针对码长nmax计算子信道的单独的、嵌套的、与snr无关的有序序列155，其中从较长的nmax序列中选择针对较短的码长度n的有序序列。替代地可以计算按照不同的母码长度ni的多个有序序列，并且可以基于优选的码长度针对特定码选择母码长度序列中的一个。另一种可能的选择涉及例如按照snr值来计算多个有序序列并且基于所测量的snr来选择有序序列。信息序列生成器149可以以多种不同方式来执行有序序列计算。例如，可以在线执行计算，从而产生可以基于例如观测到的信道状况来动态调整或重新计算的有序序列。可替选地，可以离线(例如预先)执行计算以产生预先计算的(且静态的)有序序列，其可以被存储以及在随后的编码操作期间被从存储器检索或读取。在又一替选方案中，可以部分在线并且部分离线地执行该计算。由一个或更多个内核层151对从输入矢量形成器147输出的输入矢量u进行编码，每个内核层具有至少一个内核以产生长度为nb比特的对应码字x。在利用内核层对输入矢量u进行操作之前应该将输入矢量u变换成q进制码元的矢量(表示为us)，并且应当从q进制码元的输出矢量(表示为xs)变换出nb比特的码字x。一个或更多个内核层151实现操作xs＝usg。尽管xs和us是码元，但它们仍然由硬件中的比特来表示。极化编码器130实现其中nb超过可以基于编码速率r被实际发射的比特数m＝kb/r的极化码。因此，打孔器152根据打孔模式153对长度为nb比特的码字x打孔以去除比特，从而产生m比特。然后，通过信道128传送该m比特。本文中使用的“打孔”是指从码字中去除比特。当执行打孔时，码字的长度被减小。词语“缩短”有时用来指从码字中移除的每个比特具有解码器已知的值的特定情况，例如，其可以是从码字中去除的比特为冻结比特的线性组合的情况。如本文所使用的，“打孔”包括“缩短”以及从码字移除的一个、一些或全部比特各自具有解码器未知的值的其他实现方式两者。指示从码字中移除哪个(哪些)比特的任何模式被称为打孔模式。打孔模式包括将码字的位置中的一部分位置缩短为经减小的长度的缩短模式。打孔模式还包括对比特打孔但不是缩短模式的其他类型的模式。在极化解码器132处处理所接收到的携带有m比特的信号。比特llr计算机154首先计算m比特中每个比特的比特llr。然后通过将经打孔的比特中的每个比特的比特llr设定为零来执行去打孔，如160处所示。然后，比特llr到码元llr转换器156将比特llr转换为由nb比特表示的码元的对应码元llr。如果极化编码130仅使用二进制内核，则每个比特表示码元，并且因此每个比特llr是码元llr，并且不需要比特llr到码元llr转换。然后，由解码器158处理码元llr值以生成关于发射哪些kb比特的决定。由解码器158实现的示例性解码算法是基于码元的连续取消(successivecancellation，sc)或连续取消列表(successivecancellationlist，scl)解码。图12示出了针对具有码元索引置换的情况下使用2层rs(4)内核生成的32比特码字的解码器158的一个示例，并且其中该码字的前7比特已被打孔。如160处所示，通过将7个经打孔的比特中的每个比特的比特llr值设定为零来执行去打孔。图13示出了解码器158的另一示例，其中也向使用rs(4)内核层的解码器应用了相同的打孔模式(即对码字的前7比特打孔)，但不具有码元索引置换。回到图11，打孔模式153用于对码字x的比特打孔，使得码字x中的nb比特缩减至m<nb比特。打孔模式153指示哪些比特应该被打孔，即具体地应该去除码字x中的哪些比特。当使用对q进制字母表(其中q＞2)中的码元进行编码的通用极化码时，则必须考虑到成组的比特代表不同的码元的事实来打孔。关于使用哪种打孔模式153和信息序列155的决定是相互依赖的。一种方法是在给定固定信息序列155的情况下获得最优的打孔模式153。例如，首先确定信息序列155，然后给定信息序列155中指示的冻结位置(即“冻结组(frozenset)”)，生成最优的打孔模式153。作为示例，信息序列155可以指示将kb比特放置在输入矢量u的后kb比特位置中，因为信息序列生成器149已经确定在给定信道中的噪声和编码速率r的情况下输入矢量u的后kb比特位置是最可靠的位置。然后，可以基于该特定信息序列155来计算打孔模式153，以尝试对码字x中与冻结值最佳地对应的比特打孔。替选方法是首先选择打孔模式153，然后基于打孔模式153生成最优的信息序列155。例如，对于给定的打孔模式153，冻结组——即信息序列155中的冻结位置——可以被优化。可以使用通过高斯近似的密度演化方法或利用模拟的基因辅助方法来确定最优冻结组。当基于所选择的打孔模式确定最优冻结组时，则信息序列生成器149被修改为不仅基于例如信道噪声(或工作snr)和编码速率r来生成信息序列155，而且还基于所选择的打孔模式153来生成信息序列155。例如，可以选择打孔模式153来简单地对码字x的前p＝nb-m比特打孔。然后由信息序列生成器149生成最优的信息序列155，以便将输入矢量u中的冻结位置确定为与码字x中的经打孔的比特最佳地对应的位置。可替选地，可以执行下述共同优化方法，其中一起生成信息序列155和打孔模式153以共同优化信息序列155和打孔模式153。在进行该共同优化时可以执行对搜索空间的穷尽搜索或智能减少。图14示出了crc辅助的scl极化解码的fer曲线，其中nb＝2048比特、kb＝600比特并且r＝1/3。因此，m＝1800比特，因而248比特被打孔。基于打孔模式优化了信息序列的冻结位置。对于列表大小l＝1的sc解码，在arikan内核上使用rs(4)内核的性能增益在fer＝0.1时为0.45db，并且在fer＝0.01时为0.5db。对于列表大小为l＝8的scl解码，性能增益在fer＝0.1时为0.15db，并且在fer＝0.01时为0.17db。图15是由发射器124执行的方法的实施方式的流程图，其中首先选择打孔模式153，然后生成信息序列155。在步骤222中，发射器124确定待通过信道128传送的比特长度m。例如，比特长度m可以被计算为m＝kb/r。在步骤224中，发射器124通过构造对码字x的前p＝nb-m比特打孔的打孔模式来生成或确定打孔模式153。在步骤224中，对前p＝nb-m比特打孔仅是示例。可以替代地根据另一打孔模式使另一组p＝nb-m比特被打孔(例如缩短)。步骤224中的打孔模式可以包括如下缩短模式，其确定码字比特中的哪一部分比特待被缩短为减小后的长度。在一些实施方式中，可以考虑除了m以外的其他参数——例如信息块长度k和/或编码速率r——来生成或者确定打孔模式。例如，为了更好的纠错性能，可以针对低和中等编码速率r采用对前nb-m打孔，而针对高编码速率可以使用基于块的缩短或比特反转(bitreversal，biv)缩短。在其他实施方式中，可以通过从多个可用的打孔模式中(例如基于一个或更多个上述参数)选择打孔模式来确定打孔模式153。然后在步骤226中，发射器142发送所确定的打孔模式到信息序列生成器149或以其他方式使得所确定的打孔模式可用于信息序列生成器149。可替选地，信息序列生成器149可以独立地获得所确定的打孔模式153。在步骤228中，信息序列生成器149部分地基于打孔模式153来生成信息序列155。在一些实施方式中，步骤228涉及使用针对码字x的打孔模式153以及下述附加参数中的一些或全部来计算针对每个码字x的信息序列155：(i)输入矢量u的长度，其等于nb比特；(ii)信息比特的数目kb；(iii)信道128的信噪比(signal-to-noiseratio，snr)(或工作snr)以及(iv)待发射的比特长度m。例如，可以执行密度演进的高斯近似以找到输入矢量u中的最优冻结位置，从而生成信息序列155。然而，在步骤228中执行计算可能导致计算复杂度增大和延迟时间增加。特别地，当使用对q进制字母表(其中q>2)中的码元进行编码的通用极化码时，在发射器124的操作期间以在线方式执行步骤228可能并不实际。替选的选择是离线预先计算并在发射器124中存储针对m的所有可能值的所有信息序列。但是，这可能需要存储器的很大一部分来存储所有预先计算的信息序列。发射器124上的存储器限制——例如存储器空间和/或存储器存取时间——可能不允许存储所有预先计算的信息序列。因此，在一个实施方式中，如图16所示，在发射器124中的存储器304中存储有查找表(lookuptable，lut)302。lut302可以与特定的打孔模式对应。lut302指示针对各种范围的m将使用哪个信息序列。对于每个范围，针对该范围内的m的代表值来离线地计算单个信息序列，然后将该信息序列用于该范围内的m的任何值。例如，对于范围ma≤m＜mb，选择代表性块长度mrep，其中ma≤mrep<mb。针对mrep离线计算信息序列并将其存储在lut302中。然后，在操作期间，每当m的值在范围ma≤m<mb内时，使用在lut302中存储的与范围ma≤m<mb对应的信息序列。具体地，对于在范围ma≤m<mb内的任何m值，选择k个最可靠的比特位置以容纳由该范围的对应信息序列(即针对mrep生成的信息序列)指示的k个信息比特。当m大于mrep时，可以跳过由于与mrep相比的附加的打孔而被强制作为冻结位置的一个或一些比特位置来进行选择。由于将m划分成多个范围并且每个范围存储仅一个信息序列而不是针对每个可能的m值存储信息序列，所以lut可以被显著地缩简。图17示出了三个码字312、314和316。码字312被发射的编码速率r使得m略小于mb。码字314被发射的编码速率使得m等于mrep。码字316被发射的编码速率使得m等于ma。对于每个码字，待穿孔的比特数(p＝nb-m)是不同的，但是会使用与mrep对应的相同的信息序列。在图17的示例中，示出了值mu和ml，其中mu＝mb-mrep且ml＝mrep-ma。mu是mrep与mb之间的范围的一部分，并且ml是ma与mrep之间的范围的一部分。mu大于ml。尽管mu不一定要大于ml，但在实现时mu可以比ml大得多。使用小于mrep的m值要求进行比mrep更多的打孔，这导致了具有较少的可用于差错检测和/或纠正的信息的较高的编码速率，这可能导致解码失败并进一步劣化性能。因此，期望的是ma更接近mrep，即ml小于mu，如图17所示。然而，使用大于mrep的m值与mrep相比不会导致额外的打孔，因此可以在小的损失的情况下主要保留重要的编码信息。因此，可以不需要保持mb尽量接近mrep，即mu可以大于ml，如图17所示。图18是根据一个实施方式的由发射器124执行的方法的流程图。在步骤242中，发射器124确定待在信道128上传送的比特长度m。例如，比特长度m可以被计算为m＝kb/r。在步骤244中，发射器124通过构造对码字x的前p＝nb-m比特打孔的打孔模式来生成或确定打孔模式153。然后在步骤246中，发射器142发送值m到信息序列生成器149或以其他方式使得值m可用于信息序列生成器149。可替选地，信息序列生成器149可以独立地计算m的值。在步骤248中，信息序列生成器149通过从lut302读取与包含m的值的范围对应的信息序列155来生成信息序列155。图18中的方法可以被称为分段离线速率/长度匹配方案，因为用于代表的mrep的信息序列也用于该指定范围中包含的m的邻近值。在步骤244中，对前p＝nb-m比特打孔仅是示例。可以替代地根据另一打孔模式对另一组p＝nb-m打孔(缩短)。步骤244中的打孔模式可以包括缩短模式，其确定码字比特中的哪一部分比特待被缩短。在一些实施方式中，可以考虑除了m以外的其他参数——例如信息块长度k和/或编码速率r——来生成或确定打孔模式。例如，为了更好的纠错性能，可以针对低和中等编码速率r采用对前nb-m打孔，而针对高编码速率r可以使用基于块的缩短或比特反转(bitreversal，biv)缩短。在其他实施方式中，可以通过从多个可用的打孔模式中(例如基于一个或更多个上述参数)选择打孔模式来确定打孔模式。在一些实施方式中，确定打孔模式包括确定打孔组，包括待打孔的子信道的数目和索引。此外，联系图16至图18描述的分段方法适用于对码字中的连续比特打孔的打孔模式和不对码字中的连续比特打孔的打孔模式二者。在步骤248中，如果考虑不同的打孔模式，则可以使用不同的lut，例如，每个打孔模式与相应的lut对应。不同的lut可以包含不同数目的m的范围和相关联的代表序列。例如，在图16中，如果考虑基于块的缩短或biv缩短而不是对前几比特打孔，则m的范围的数目可以随着可能不同的范围边界而改变(例如，m′1≤m＜m′2，m′2≤m＜m′3等)。此外，对于m的相同值，lut可以包含不同的代表序列(例如，对于满足m1≤m＜m2和m′1≤m＜m′2的m，可以在一个lut中使用序列#1并且可以在另一lut中使用不同于序列#1的序列#1')。此外，尽管在一些实施方式中，每个所存储的序列的长度为nb，但在其他实施方式中，一个、一些或全部序列的长度可以不是母码块长度，即2的幂。替代地，可以针对m的对应范围存储长度小于nb但不小于m2的序列，其中m2是m的对应范围的上限。在一些实施方式中，用于m的不同范围的不同信息序列(例如，图16中的序列#1、序列#2等)可以各自对应于相同的母码长度nb。在其他实施方式中，用于m的不同范围的不同信息序列可以对应于不同的母码长度(例如，图16中的每个信息序列/m的范围可以对应于各自不同的母码长度)。图18中的流程图指示对序列的选择或序列生成，其取决于特定的打孔模式以及所发射的码块长度m。与图18中的方法相关联的可能的益处如下。通过适当地划分编码比特长度空间并选择代表性块长度mrep(每个范围选择一个代表性块长度)，极化编码/解码的性能可以与针对m的每个值计算不同信息序列的极化编码器的性能相当。也可以离线生成，这可以降低实现复杂度，因为是在操作期间访问lut302而不是在操作期间计算信息序列。存储器要求会降低，因为是针对块长度值的每个范围来存储信息序列，而不是针对每个可能的块长度值m存储信息序列。图18中的方法适用于使用仅二进制极化码例如arikan极化码的编码器，以及使用非二进制通用极化码例如基于rs的极化码的编码器。上述实施方式描述了例如通过lut302基于值m落入哪个范围内来生成或选择信息序列155。可替选地，该范围可以替代地基于编码速率r。也就是说，编码速率r的值的不同范围可以各自具有代表性编码速率rrep。每当编码速率落在由rrep表示的范围内时，可以使用与rrep对应的信息序列。此外，在替选实施方式中，母码块长度的信息序列可以是根据针对码块长度m的范围或编码速率r生成或确定的共同的打孔组而预先固定的。图19至图22示出了不同的fer曲线。nb＝2048比特且kb＝600比特。代表性编码速率rrep＝1/3，因此比特。使用列表大小l执行scl解码。在与图19和图20对应的模拟中使用了rs(4)极化码，并且在与图21和图22对应的模拟中使用了二进制极化码。绘制了针对不同列表大小l和m的值的fer。如从图19中可以看出，对于mrep＝＝1800比特，与使用比mrep多100比特的m的值相比，当使用比mrep少100比特的m的值时fer的变化更大。图23是根据一个实施方式的由发射器例如发射器124执行的方法的流程图。在步骤402中，在发射器的极化编码器处接收多个比特。该多个比特表示多个q进制码元，其中q>2。在步骤404中，使用极化编码器对所述多个比特进行编码以生成由比特表示的q进制码元的码字。在一些实施方式中，对所述多个比特进行编码包括使用至少一个极化编码器内核对所述多个比特进行编码以生成码字。编码可以包括：在极化编码器内核处接收由比特表示的一组输入q进制码元；以及根据极化编码器内核的种子矩阵对所述一组输入q进制码元进行变换以产生由比特表示的一组输出q进制码元。在一些实施方式中，对所述多个比特进行编码可以包括：(1)根据信息序列将所述多个q进制码元映射到输入矢量的位置中的一部分位置；(2)将输入矢量的剩余位置设定为解码器已知的冻结值；然后(3)在极化编码器中对输入矢量进行编码。在步骤406中，根据打孔模式对码字打孔以获得具有减小的比特长度的经打孔的码字。在一些实施方式中，可以基于信息序列来生成打孔模式。在其他实施方式中，可以基于打孔模式来生成信息序列。在其他实施方式中，可以共同生成信息序列和打孔模式二者。在一些实施方式中，信息序列可以通过以下来获得：(1)获得与下述中的至少之一对应的值：用于发射所述多个比特的编码速率r，以及经打孔的码字的长度m；(2)确定该值落在哪个值范围内；然后(3)获得与该值落入的范围对应的信息序列。在一些实施方式中，获得与该值落入的范围对应的信息序列包括：从存储器中检索与该范围对应的所存储的信息序列。在一些实施方式中，与所述范围对应的信息序列是基于该范围中的代表值而确定的信息序列。在一些实施方式中，码字具有比特长度nb，经打孔的码字具有比特长度m，并且打孔模式用于对码字的前(nb-m)比特打孔。图24示出了可以实现本公开内容的实施方式的示例性通信系统1300。通常，系统1300使得多个无线或有线元件能够传送数据和其他内容。系统1300的目的可以是经由广播、窄播、用户设备到用户设备等来提供内容(语音、数据、视频、文本)。系统1300可以通过共享资源例如带宽来高效地操作。在此示例中，通信系统1300包括电子设备(electronicdevices，ed)1310a至1310c、无线接入网(radioaccessnetworks，ran)1320a至1320b、核心网络1330、公共交换电话网络(publicswitchedtelephonenetwork，pstn)1340、因特网1350和其他网络1360。虽然在图24中示出了特定数目的这些组件或元件，但在系统1300中可以包括任意合理数目的这些组件或元件。ed1310a至1310c和基站1370a至1370b是可以被配置为实现本文中描述的一些或全部功能和/或实施方式的通信设备的示例。例如，ed1310a至1310c和基站1370a至1370b中的任何一个都可以被配置以实现上述编码或解码功能(或二者)。在另一示例中，ed1310a至1310c和基站1370a至1370b中的任何一个可以包括上述发射器124、接收器126或上述二者。ed1310a至1310c被配置成在系统1300中进行操作、通信或二者。例如，ed1310a至1310c被配置成经由无线或有线通信信道来进行发射、接收或者二者。每个ed1310a至1310c代表适用于无线操作的任何终端用户设备，并且可以包括例如下述设备(或者可以被称为)：用户设备/装置(userequipment/device，ue)、无线发射/接收单元(wirelesstransmit/receiveunit，wtru)、移动台、固定的或移动的订户单元、蜂窝电话、站(station，sta)、机器类型通信设备(machinetypecommunicationdevice，mtc)、个人数字助理(personaldigitalassistant，pda)、智能电话、膝上型计算机、计算机、触摸板、无线传感器或消费电子设备。在图24中，ran1320a至1320b分别包括基站1370a至1370b。每个基站1370a至1370b被配置为与ed1310a至1310c中的一个或更多个无线接合以使得能够接入任何其他基站1370a至1370b、核心网络1330、pstn1340、因特网1350和/或其他网络1360。例如，基站1370a至1370b可以包括(或者是)若干公知的设备中的一个或更多个，例如基站收发台(basetransceiverstation，bts)、节点b(nodeb)、演进的节点b(enodeb)、家庭enodeb、gnodeb(有时被称为“千兆”节点b)、传输点(transmissionpoint，tp)、站点控制器、接入点(accesspoint，ap)或无线路由器。任何ed1310a至1310c可以可替选地或共同地被配置为与任何其他基站1370a至1370b、因特网1350、核心网络1330、pstn1340、其他网络1360或前述的任何组合进行接合、接入或通信。可选地，该系统可以包括ran，例如ran1320b，其中，如图所示，对应的基站1370b经由因特网1350访问核心网络1330。在图24所示的实施方式中，基站1370a形成了ran1320a的一部分，其可以包括其他基站、基站控制器(basestationcontroller，bsc)、无线电网络控制器(radionetworkcontroller，rnc)、中继节点、元件和/或设备。任何基站1370a、1370b可以是如图所示的单个元件，或者是分布在对应的ran中的多个元件，或者其他。此外，基站1370b形成了ran1320b的一部分，其可以包括其他基站、元件和/或设备。每个基站1370a至1370b可以被配置为进行操作以在特定地理范围或区域——有时被称为“小区”——内发射和/或接收无线信号。小区可以进一步被划分为小区扇区，并且基站1370a至1370b可以例如使用多个收发器向多个扇区提供服务。在一些实施方式中，基站1370a至1370b可以建立无线电接入技术支持的微微小区或毫微微小区。在一些实施方式中，可以采用多入多出(multiple-inputmultiple-output，mimo)技术以具有用于每个小区的多个收发器。示出的ran1320a至1320b的数目仅是示例性的。在设计系统1300时可以考虑任意数目的ran。基站1370a至1370b使用无线通信链路——例如rf、μ波、ir等——通过一个或更多个空中接口1390与一个或更多个ed1310a至1310c进行通信。空中接口1390可以利用任何合适的无线电接入技术。例如，系统1300可以在空中接口1390中实现一个或更多个信道接入方法，诸如码分多址(codedivisionmultipleaccess，cdma)、时分多址(timedivisionmultipleaccess，tdma)、频分多址(frequencydivisionmultipleaccess，fdma)、正交fdma(orthogonalfdma，ofdma)或单载波fdma(single-carrierfdma，sc-fdma)。基站1370a至1370b可以实现通用移动电信系统(universalmobiletelecommunicationsystem，umts)陆地无线电接入(umtsterrestrialradioaccess，utra)以利用宽带cdma(widebandcdma，wcdma)建立空中接口1390。在这样做时，基站1370a至1370b可以实现诸如hspa、可选地包括hsdpa、hsupa或二者的hspa+的协议。可替选地，基站1370a至1370b可以利用lte、lte-a和/或lte-b建立与演进的utms陆地无线电接入(evolvedutmsterrestrialradioaccess，e-utra)的空中接口1390。设想该系统1300可以使用多种信道接入功能，包括如上所述的这种方案。用于实现空中接口的其他无线电技术包括ieee802.11、802.15、802.16、cdma2000、cdma20001x、cdma2000ev-do、is-2000、is-95、is-856、gsm、edge和geran。当然，也可以使用其他多址方案和无线协议。ran1320a至1320b与核心网络1330进行通信以向ed1310a至1310c提供诸如语音、数据和其他服务的各种服务。可以理解，ran1320a至1320b和/或核心网络1330可以与一个或更多个其他ran(未示出)直接或间接进行通信，该一个或更多个其他ran可以或可以不直接由核心网络1330服务，并且可以或可以不采用与ran1320a、ran1320b或二者相同的无线电接入技术。核心网络1330还可以用作(i)ran1320a至1320b或ed1310a至1310c或二者与(ii)其他网络(例如pstn1340、因特网1350和其他网络1360)之间的网关接入。此外，ed1310a至1310c中的一些或全部可以包括用于使用不同的无线技术和/或协议通过不同的无线链路与不同的无线网络进行通信的功能。替代无线通信(或除此之外)，ed1310a至1310c可以经由有线通信信道与服务供应商或交换机(未示出)以及因特网1350进行通信。pstn1340可以包括电路交换电话网络，其用于提供普通老式电话业务(plainoldtelephoneservice，pots)。因特网1350可以包括计算机网络和子网(内联网)或二者，并且包含诸如ip、tcp、udp的协议。ed1310a至1310c可以是能够根据多种无线电接入技术进行操作的多模设备，并且包含支持这些所需的多个收发器。图25和图26示出了可以实现上述功能和/或实施方式的示例性设备。特别地，图25示出了示例性ed1310，并且图26示出了示例性基站1370。这些组件可以用在系统1300中或任何其他合适的系统中。如图25所示，ed1310包括至少一个处理单元1400。处理单元1400实现ed1310的各种处理操作。例如，处理单元1400可以执行信号编码、数据处理、功率控制、输入/输出处理或使得ed1310能够在系统1300中进行操作的任何其他功能。处理单元1400还可以被配置成实现上述功能和/或实施方式中的一些或全部。每个处理单元1400包括被配置为执行一个或更多个操作的任何合适的处理或计算设备。每个处理单元1400可以例如包括微处理器、微控制器、数字信号处理器、现场可编程门阵列或专用集成电路。ed1310还包括至少一个收发器1402。收发器1402被配置成调制数据或其他内容以供至少一个天线或网络接口控制器(networkinterfacecontroller，nic)1404传输。收发器1402还被配置成解调由至少一个天线1404接收到的数据或其他内容。每个收发器1402包括用于生成用于无线或有线传输的信号和/或处理无线或有线地接收到的信号的任何合适的结构。每个天线1404包括用于发射和/或接收无线或有线信号的任何合适的结构。在ed1310中可以使用一个或多个收发器1402，并且在ed1310中可以使用一个或多个天线1404。虽然被示为单个的功能单元，但收发器1402也可以使用至少一个发射器和至少一个独立的接收器来实现。在一些实施方式中，收发器1402可以实现先前描述的发射器124和/或接收器126。ed1310还包括一个或更多个输入/输出装置1406或接口(诸如至因特网1350的有线接口)。输入/输出装置1406促进在网络中与用户或其他装置进行交互(网络通信)。每个输入/输出装置1406包括用于向用户提供信息或从用户接收/提供信息的包括网络接口通信的任何合适的结构，例如扬声器、麦克风、小键盘、键盘、显示器或触摸屏。此外，ed1310包括至少一个存储器1408。存储器1408存储由ed1310使用、生成或收集的指令和数据。例如，存储器1408可以存储被配置为实现上述功能和/或实施方式中的一些或全部并且由一个或多个处理单元1400执行的软件指令或模块。每个存储器1408包括一个或多个任何合适的易失性和/或非易失性存储与检索装置。可以使用任何适当类型的存储器，例如随机存取存储器(randomaccessmemory，ram)、只读存储器(readonlymemory，rom)、硬盘、光盘、订户身份模块(subscriberidentitymodule，sim)卡、存储器棒(memorystick)、安全数字(securedigital，sd)存储卡等。如图26所示，基站1370包括至少一个处理单元1450、至少一个发射器1452(其可以或可以不与先前描述的发射器124相同)、至少一个接收器1454(其可以或可以不与先前描述的接收器126相同)、一个或更多个天线1456、至少一个存储器1458以及一个或更多个输入/输出装置或接口1466。可以使用收发器(未示出)来替代发射器1452和接收器1454。调度器1453可以耦接到处理单元1450。调度器1453可以被包括在基站1370内或与基站1370分开进行操作。处理单元1450实现基站1370的各种处理操作，例如信号编码、数据处理、功率控制、输入/输出处理或任何其他功能。处理单元1450还可以被配置为实现以上更详细地描述的功能和/或实施方式中的一些或全部。每个处理单元1450包括被配置为执行一个或更多个操作的任何合适的处理或计算装置。例如，每个处理单元1450可以例如包括微处理器、微控制器、数字信号处理器、现场可编程门阵列或专用集成电路。每个发射器1452包括用于生成向一个或更多个ed或其他装置无线或有线传输的信号的任何合适的结构。每个接收器1454包括用于处理从一个或更多个ed或其他装置无线或有线地接收到的信号的任何合适的结构。尽管被示为独立的组件，但是至少一个发射器1452和至少一个接收器1454可以组合成收发器。每个天线1456包括用于发射和/或接收无线或有线信号的任何合适的结构。尽管在此示出的公共天线1456被耦接到发射器1452和接收器1454二者，但是一个或更多个天线1456可以被耦接到一个或多个发射器1452，并且一个或更多个单独的天线1456可以被耦接到一个或多个接收器1454。每个存储器1458包括任何合适的易失性和/或非易失性存储与检索装置，诸如以上结合ed1310所描述的那些。存储器1458存储由基站1370使用、生成或收集的指令和数据。例如，存储器1458可以存储被配置为实现以上描述的功能和/或实施方式中的一些或全部并且由一个或多个处理单元1450执行的软件指令或模块。每个输入/输出装置1466促进在网络中与用户或其他装置进行交互(网络通信)。每个输入/输出装置1466包括用于向用户提供信息或从用户接收/提供信息的包括网络接口通信的任何合适的结构。尽管已经参照具体特征和其实施方式对本发明进行了描述，但是在不脱离本发明的情况下可以对其进行各种修改和组合。因此，说明书和附图仅被视为对由所附权利要求限定的本发明的一些实施方式的说明，并且其被设想为覆盖落入本发明的范围内的任何和所有修改、变型、组合或等同物。因此，尽管已经详细描述了本发明及其优点，但是在不脱离由所附权利要求限定的本发明的情况下，可以进行各种改变、替换和变更。此外，本申请的范围并非旨在限于说明书中描述的处理、机器、产品、物质组成、装置、方法和步骤的特定实施方式。如本领域普通技术人员根据本发明的公开内容将容易理解的，根据本发明可以利用执行与本文中描述的相应实施方式大致相同的功能或实现与本文中描述的相应实施方式大致相同的结果的当前存在或后续待被开发的处理、机器、产品、物质组成、装置、方法或步骤。因此，所附权利要求旨在将这些处理、机器、产品、物质组成、装置、方法或步骤包括在其范围内。此外，本文中例示的执行指令的任何模块、组件或装置可以包括或以其他方式访问用于存储信息——如计算机/处理器可读指令、数据结构、程序模块和/或其他数据——的一个或多个非暂态计算机/处理器可读存储介质。非暂态计算机/处理器可读存储介质的示例的非穷举列表包括：卡式磁带、磁带、磁盘存储装置或其他磁存储装置、诸如光盘只读存储器(compactdiscread-onlymemory，cd-rom)的光盘、数字视频盘或数字多功能盘(digitalvideodiscs或digitalversatiledisc，dvd)、蓝光盘tm、或其他光存储装置、以任何方法或技术实现的易失性和非易失性、可移除和不可移除介质、随机存取存储器(random-accessmemory，ram)、只读存储器(read-onlymemory，rom)、电可擦除可编程只读存储器(electricallyerasableprogrammableread-onlymemory，eeprom)、闪存存储器或其他存储器技术。任何这样的非暂态计算机/处理器存储介质可以是装置的一部分或者可接入或可连接到装置。本文中所描述的任何应用或模块可以使用可以被这种非暂态计算机/处理器可读存储介质存储或以其他方式保持的计算机/处理器可读/可执行指令来实现。当前第1页12当前第1页12