超低功率线性电压调节器的制作方法

本公开大体上涉及线性电压调节，并且更具体地说，涉及需要超低静态功耗的电压调节。

背景技术：

常要求消费者感测应用执行高度准确的测量相对于激活传感器的总时间而言相对较短的时间段。高准确度测量常常利用模拟电路系统来实现，该模拟电路系统具有将主导测量阶段之间的静态电流消耗的大偏置电流。具有数字输出的消费者传感器提供可编程数据速率以提供性能(例如，特别是噪声)与电流消耗之间的最佳权衡。

常用情况包括在非常低的功耗的情况下将加速计配置成以低数据速率操作以监测应用的运动。在检测到运动时，微处理器改变传感器的配置以较高的数据速率操作从而对加速度进行一系列高准确度低噪声测量。

为了提供宽范围的输出数据速率(odr)，消费者加速计采用脉冲式操作。例如，在测量阶段期间以相对较高的电流消耗(idd)执行低噪声信号获取和转换。测量阶段具有固定时长并且以等于odr的频率重复。在两个连续的测量阶段之间的是具有取决于odr的时长的空闲阶段。空闲阶段期间的电流消耗降到最小以作为电压调节器操作从而向加速计的数字块供电并且使用户编程寄存器内容和低频率振荡器保持可操作用于控制这个空闲阶段的长度。

技术实现要素：

根据本发明的第一方面，提供一种用于电压调节的方法，包括：

响应于电压调节器从数字电路接收到数字信号而通过禁用反馈回路来降低所述电压调节器在空闲阶段期间的功耗，所述反馈回路被配置成将内部电压调节到基准电压的倍数，所述内部电压与供应到所述数字电路的外部电压成比例；以及

响应于所述电压调节器从所述数字电路接收到所述数字信号而通过启用所述反馈回路来增大所述外部电压在测量阶段期间的调节的准确度。

在一个或多个实施例中，所述空闲阶段包括：

存储晶体管的栅极上的栅极电压，所述晶体管向所述数字电路供应所述外部电压，所述外部电压小于供应电压，

锁存上拉晶体管的第一状态，所述上拉晶体管响应于所述供应电压与所述栅极电压之差小于失调电压来将所述外部电压变为所述供应电压，

锁存内部上电复位por信号的第二状态，在所述内部电压小于所述基准电压时，所述内部por信号保持所述数字电路处于复位状态，

禁用带隙基准，所述带隙基准被配置成提供所述基准电压，以及

响应于禁用所述带隙基准来禁用所述反馈电路。

在一个或多个实施例中，所述方法进一步包括：响应于禁用所述带隙基准来禁用上拉比较器和por比较器，所述上拉比较器将所述供应电压与增大了所述失调电压的所述栅极电压进行比较，并且所述por比较器将所述内部电压与所述基准电压进行比较。

在一个或多个实施例中，所述方法进一步包括：响应于所述供应电压降到启动阈值以下而用外部por使所述数字电路复位。

在一个或多个实施例中，所述方法进一步包括：由所述数字电路来确定所述空闲阶段的空闲时长和所述测量阶段的测量时长，所述电压调节器在所述空闲时长结束时进入所述测量阶段，并且所述电压调节器在所述测量时长结束时进入所述空闲阶段。

在一个或多个实施例中，所述测量阶段包括：

启用带隙基准，所述带隙基准被配置成提供所述基准电压，

通过以下方式来使所述反馈回路稳定：响应于启用所述带隙基准来使所述内部电压斜变，以及响应于所述内部电压超过所述基准电压来禁用内部上电复位por信号，以及

通过以下方式来刷新向所述数字电路供应所述数字电压的晶体管的栅极电压：在所述禁用所述内部por信号后的时间延迟之后，将所述晶体管的栅极连接到所述反馈回路，所述时间延迟足以使所述反馈回路稳定。

在一个或多个实施例中，所述方法进一步包括：

更新上拉晶体管的第一状态，所述上拉晶体管响应于所述供应电压与所述栅极电压之差小于失调电压来将所述外部电压变为所述供应电压，以及

更新内部上电复位por信号的第二状态，在所述内部电压小于所述基准电压时，所述内部por保持所述数字电路处于复位状态。

在一个或多个实施例中，所述方法进一步包括在进入所述空闲阶段之前的启动阶段，所述启动阶段包括：

使供应电压斜变，

在所述供应电压小于启动阈值时，激活外部上电复位por，所述外部por保持所述数字电路处于复位状态，

响应于所述数字信号来激活带隙基准，其中所述数字信号是低电平有效信号，

响应于所述带隙基准提供所述基准电压来激活内部上电复位por信号，所述内部por在去激活所述外部por之前激活，所述内部por保持所述数字电路处于所述复位状态，以及

响应于所述内部电压超过所述基准电压来去激活所述内部por。

在一个或多个实施例中，所述方法进一步包括：将所述数字信号的偏移电压从所述外部电压偏移到所述供应电压。

根据本发明的第二方面，提供一种电压调节器，包括：

带隙基准，所述带隙基准由与其连接的第一数字信号启用，所述带隙基准被配置成生成基准电压以及指示所述基准电压已稳定的带隙状态信号；

反馈回路，所述反馈回路包括放大器，所述放大器由与其连接的所述带隙状态信号启用并且被配置成将所述基准电压与反馈电压进行比较以便在内部电压晶体管的栅极上生成控制电压，所述内部电压晶体管具有用于在所述内部电压晶体管的源极端上生成内部电压的源极跟随器配置，所述反馈电压通过由连接在所述内部电压晶体管的所述源极端与固定电压基准之间的电阻分压器对所述内部电压进行电阻分压来生成；

外部电压晶体管，所述外部电压晶体管具有用于在所述外部电压晶体管的源极端上生成外部电压的所述源极跟随器配置，所述外部电压晶体管的栅极连接到所述内部电压晶体管的所述栅极；

上拉电路，所述上拉电路包括上拉比较器，所述上拉比较器由与其连接的所述带隙状态信号启用并且被配置成将供应电压与增大了失调电压的所述控制电压进行比较，所述上拉比较器连接到内部上拉晶体管的栅极，所述内部上拉晶体管与所述内部电压晶体管并联连接；以及

上电复位(por)电路，所述上电复位电路包括por比较器和外部por电路，所述por比较器由与其连接的所述带隙状态信号启动并且被配置成将所述基准电压与缩放内部电压进行比较以生成内部por信号，所述外部por电路被配置成在所述供应电压小于启动阈值时生成外部por信号，所述内部por信号和所述外部por信号连接到或门以生成por信号。

在一个或多个实施例中，所述放大器包括输入滞后，所述输入滞后由所述放大器与电阻分压器的两个分接头中的一个分接头之间的选通连接形成以生成所述反馈电压，响应于所述上拉比较器的高态来选择所述两个分接头中的一个分接头，并且响应于所述上拉比较器的低态来选择所述两个分接头中的另一个分接头。

在一个或多个实施例中，所述电压调节器进一步包括采样和保持电路，所述采样和保持电路包括所述放大器与所述外部电压晶体管的所述栅极之间的开关以保持所述外部电压晶体管的存储电容上的所述控制电压。

在一个或多个实施例中，所述电压调节器进一步包括上拉锁存器，所述上拉锁存器连接于所述上拉比较器与外部上拉晶体管的栅极之间，所述外部上拉晶体管与所述外部电压晶体管并联连接。

在一个或多个实施例中，所述电压调节器进一步包括por锁存器，所述por锁存器连接于所述内部por电路与所述或门之间。

在一个或多个实施例中，所述电压调节器进一步包括数字电路，所述数字电路连接到所述外部电压晶体管的所述源极端以接收电力，所述数字电路连接到被配置成使所述数字电路复位的所述por信号，所述数字电路生成所述第一数字信号和第二数字信号，所述第一数字信号连接到所述带隙基准，所述第二数字信号连接到在所述放大器与所述外部电压晶体管的所述栅极之间的开关、连接到连接于所述上拉比较器与外部上拉晶体管的栅极之间的上拉锁存器、以及连接到连接于所述内部por电路与所述或门之间的por锁存器。

本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。

附图说明

本发明是通过举例的方式示出的且不受附图限制，在附图中，相似的附图标号指示相似的元件。附图中的元件是为了简洁和清晰而示出且不一定按比例绘制。

图1是根据本公开的实施例的用于超低功率线性电压调节的系统功能框图。

图2是包括在图1中的超低功率线性电压调节器的实施例的示意图。

图3是包括在图1中的上电复位(por)电路和数字电路的实施例的示意图。

图4是用于超低功率线性电压调节器的启动阶段的方法的流程图表示。

图5是用于超低功率线性电压调节器的空闲阶段的方法的流程图表示。

图6是用于超低功率线性电压调节器的测量阶段的方法的流程图表示。

图7是针对超低功率线性电压调节器的实施例的时序图的图形视图。

具体实施方式

本文所描述的系统和方法的实施例通过在空闲阶段期间去激活线性电压调节器的直流(dc)路径和模拟电路系统来提供超低功率电压调节。空闲阶段被限定为在测量阶段之间的时间，其中较高的电流消耗对于改进的测量结果而言是必需的。在一个例子中，在测量阶段期间，电流消耗相对于空闲阶段通过激活电阻串和电流偏置放大器而增大。在这个例子中，在空闲阶段期间，保持数字电路是有效的以保留用户编程内容，并且低频率振荡器控制空闲阶段的时长。实施例另外扩展到用有源上拉装置来确保低压差操作。

矛盾的是，包括功耗dc路径和放大器的线性电压调节器向数字电路系统供电，并且数字电路系统向线性电压调节器提供控制信号以通过保存状态和高效上电复位(por)来辅助在空闲阶段与测量阶段之间的转变。通过考虑到线性电压调节器与数字电路系统之间的相关性以及提供针对启动数字和模拟电路系统的系统以及针对在空闲阶段与测量阶段之间转变的创新解决方案，实现了异常低的静态功率和总功耗。

在非常低的输出数据速率(odr)下，例如，如用于传感器系统中的基本运动检测(例如，1hz)的速率，测量阶段对总平均电流消耗(idd)的贡献由于低占空比而变得可忽略，所述占空比被限定为测量阶段除以测量阶段加空闲阶段的总循环时间。odr(以及因此占空比)还受限于供应电压在空闲阶段期间的变化速率。例如，在数字电路使用的外部电压未调节且外部电压vdd通过上拉电路箝位到vdd时，可能不允许vdd在空闲阶段期间过度地变化。如本文所使用的，术语“外部电压”是指功率转换器的调节反馈回路外部的电压，但不一定是包括功率转换器的集成电路(ic)外部。外部电压是通过使用如下文另外描述的共栅极电压从调节的“内部电压”导出的。在一个实施例中，发现在25ms内vdd的变化小于+/-200mv，所以1/100的占空比是实用的。在具有低odr的示例实施例中，测试结果示出了总平均电流消耗从1ua降到10na-与以前的产品相比降低了100倍。针对超低功率的其它产品应用设想有类似的结果，包括但不限于物联网(iot)和基于传感器的应用。

图1示出了包括超低功率线性电压调节器(“电压调节器”)和数字电路的系统10的实施例的功能框。电压调节器包括带隙基准12、反馈回路14、外部电压电路16和上拉电路18。带隙基准12向反馈回路14提供温度稳定的基准电压。反馈回路14通过使用配置有负反馈的放大器来将内部电压调节到基准电压的倍数。外部电压电路16产生外部电压以“镜像化”或基本上等于内部电压。在供应电压(vdd)降到略高于基准电压的电平从而使得高效电压调节不再可能时，上拉电路18确保内部电压和外部电压各自将被箝位到vdd。在一个例子中，vdd与基准电压之差必须超过反馈回路14的n沟道场效应晶体管(fet)或nfet的栅源电压降(vgs)以正常工作。

系统10另外包括上电复位(por)电路22和数字电路20。por电路包括不精确por，该不精确por在先施加vdd时迫使数字电路20复位并且因此还迫使来自数字电路20的低电平有效启用信号激活带隙基准12，该带隙基准12进而激活反馈回路14生成稳定的内部电压。稳定带隙条件还激活较精确的por，该较精确por保持数字电路20处于复位状态，直到内部电压稳定。

在继续参考图1的情况下返回图2，现在另外详细地描述电压调节器。在图2和图3中，由vdd32和/或外部电压104供电的电路的各个实施例以vss34为参考，然而，为了阐述的清晰，并未示出到vss34的连接。电压调节器30的实施例包括带隙基准12、反馈回路14、外部电压电路16和上拉电路18。上拉电路18分别控制反馈电路14和外部电压电路16中的pfet100和pfet106。带隙基准12从供应电压(vdd)32接收电力，该vdd32另外以地(vss)34为参考。在一个实施例中，地34处于零伏特，但是在其它实施例中，其它dc电压基准被用于地34。在一个实施例中，带隙基准12包括具有电流与绝对温度成比例(iptat)电路36的带隙。用低电平有效enb_vdd信号42来启用具有iptat电路36的带隙(通常是带隙基准12)从而产生基准电压(vbg)38。在基准电压稳定时，带隙基准12激活带隙状态信号(bg_ok)40。

反馈回路14包括由vdd32供电的放大器44。放大器44由bg_ok40启用并且将基准电压38与反馈信号46进行比较从而产生控制电压48。在一个实施例中，放大器44是运算跨导放大器(ota)。控制电压48驱动内部电压nfet50的栅极生成内部电压52。nfet50被安排成用于在nfet50的源极处生成内部电压52的源极跟随器。nfet50与由电阻器54、56、58和60形成的电阻器串(例如，电阻分压器)以及地34串联连接。电阻器串提供连接在电阻器56与电阻器58之间的高分接头62。电阻器串提供连接在电阻器58与电阻器60之间的低分接头64。高分接头62和低分接头64分别通过由信号68控制的p沟道fet(pfet)开关66以及由上拉信号72控制的pfet开关70连接到反馈信号46。用逆变器74反转上拉信号72生成了信号68。高分接头62和低分接头64被设计成向上拉信号72控制的放大器44提供滞后。在另一个实施例中，开关66和开关70是nfet开关，上拉信号72控制开关66并且反转信号68控制开关70。

上拉电路18包括由vdd32供电、由bg_ok40启用并且被配置成将vdd32与失调控制电压84进行比较的上拉比较器80。将控制电压48加上失调电压82生成了失调控制电压84。在一个非限制性实施例中，失调电压82是带电的电容元件(例如，用开关充电的电池或电容器)。在一个例子中，失调电压82为几十mv。上拉信号72在vdd32减小到处于控制电压48的失调电压内(或更小)时转变为低(例如，有效)。控制电压48等于内部电压nfet50的内部电压52加上vgs降。在上拉信号72转变为低时，pfet开关70将低分接头64连接到反馈信号46，从而增大控制电压48以确保在无振荡的情况下上拉信号72的干脆转变。相反，在上拉信号72转变为高时，pfet开关66将高分接头62连接到反馈信号46以降低控制电压48。

用enb_vdd42信号禁用带隙基准12，该enb_vdd42信号禁用bg_ok信号40。bg_ok信号随后禁用放大器44、上拉比较器80和开关86。开关86禁用从vdd32流过内部电压nfet50、电阻器54、56、58、60且流到地34的dc路径。

上拉电路另外包括由vdd32供电的上拉锁存器88。上拉锁存器88响应于低电平有效enb_sw_vdd信号92由上拉信号72生成锁存上拉信号90。具体地说，上拉锁存器88在enb_sw_vdd信号92为低(“0”)时允许上拉信号72流过锁存器，并且在信号92为高(“1”)时锁存上拉信号72。在上拉信号72由于vdd32与控制电压48之间的电压不足(例如，净空)而因此有效时，上拉信号72激活内部电压pfet100，从而将内部电压52箝位到vdd32。

外部电压电路16包括连接在vdd32与生成的外部电压104之间的外部电压nfet102。类似于内部电压nfet50，外部电压nfet102被配置成源极跟随器。外部电压pfet106与外部电压nfet102并联连接并且被配置成响应于锁存上拉信号90有效(例如，低或“0”)来将外部电压104箝位到vdd32。锁存上拉信号90将在低时激活外部电压pfet，不管上拉锁存器是打开(例如，处于流通模式)还是闭合(例如，锁存)。enb_sw_vdd信号92还激活开关108以将控制电压48存储在连接到地34的存储电容器110。具体地说，在enb_sw_vdd信号92为低(“0”)时，控制电压48直接连接到外部电压nfet102的栅极。在enb_sw_vdd信号92为高(“1”)时，开关108是打开的并且外部电压nfet102的栅极电压保持在存储电容器110上。

在各个实施例中，图1的系统10在mos技术中实现，包括但不限于cmos、dmos或bicmos。不管所选技术，重要的是，外部电压nfet在mos技术中实现以减少存储电容器110上的泄漏。电压调节器30非常稳定，因为生成内部电压52的反馈回路14具有相对较小且恒定的电容负载。在各个实施例中，内部电压nfet50和外部电压nfet102的电流密度相匹配以确保内部电压52与外部电压104之间的良好匹配。在电流密度具有小量错配的实施例中，内部电压52与外部电压104之间的差异是小的，因为内部电压nfet50和外部电压nfet102弱反转地操作。应注意，外部电压电路16在反馈回路14外部，但可以或可以不在包含反馈回路14的集成电路(ic)外部。此外，某些实施例包括具有相应上拉电路18或到锁存上拉信号90的共享连接的多于一个外部电压电路16。在各个实施例中，反馈回路14还包括如图2所示出的在电阻器54与电阻器56之间的缩放内部电压112。应理解，图2的实施例不限于四个电阻器54、56、58和60，因为不同数量的电阻器是可实现的以实施针对放大器44的滞后并提供缩放电压112。

在继续参考图1和图2的情况下，图3描述了por电路22和数字电路20的实施例120。por22包括由vdd32供电且由bg_ok40启用的por比较器122。por比较器122被配置成将缩放电压112与基准电压38进行比较以生成内部por(por_int)信号124。缩放电压112与内部电压52之比被设计成确保por_int在制造和环境(例如，电压和温度)变化存在的情况下被激活。例如，由于标准制造和环境变化，被调节到基准电压38的倍数的调节内部电压52可以变化。

响应于enb_sw_vdd信号92转变为高(“1”)，por_int124被por锁存器126锁存生成锁存por_int128。类似地，响应于enb_sw_vdd信号92转变为低(“0”)，锁存的por_int128在锁存器126打开时跟踪por_int信号124。por锁存器126由vdd32供电。por电路22另外包括由vdd32供电的不精确por130。在vdd32斜升到启动阈值的同时，不精确por130生成与vdd32的值成比例的外部por(por_ext)信号132。启动阈值足以确保带隙基准12启动并且具有带可用vdd32电压的稳定bg_ok40。锁存por_int128和por_ext信号132与布尔或门134组合生成por信号136。或门134由vdd32供电。

数字电路20的实施例包括由来自电压调节器的外部电压104供电的控制器140，并且被配置成生成定时信号来控制电压调节器。应理解，在各个实施例中，数字电路20不只是包含被要求控制电压调节器的电路系统。例如，数字电路可包含逻辑功能，诸如串行端口接口(spi)、i2c通信功能、状态机以及各个算法电路。在一些实施例中，数字电路包括10,000个或更多个逻辑门或高达数百万个门。具体地说，控制器140至少生成有效启用信号(enb)142和低电平有效启用开关信号(enb_sw)144，这两者在地34电压与外部电压104之间转变。控制器140连接到用于使控制器140复位的por136。在一个实施例中，数字电路还包括enb电平移位器146和enb_sw电平移位器148。在另一个实施例中，enb电平移位器146和enb_sw电平移位器148是来自数字电路20的具有类似于图3所示出的连接的不同电路。

enb电平移位器146由外部电压104和vdd32两者供电并且用por信号136复位。enb电平移位器146使enb信号142偏移生成enb_vdd信号42，该enb_vdd信号42在地32电压与vdd32之间转变。enb_sw电平移位器148由外部电压104和vdd32两者供电并且用por信号136复位。enb_sw电平移位器148使enb_sw信号144偏移生成enb_sw_vdd信号92，该enb_sw_vdd信号92在地32电压与vdd32之间转变。

在输入电压vdd从地电位(例如，0伏特)斜变并且外部电压104还处于地电位时，外部(例如，不精确)por信号132由vdd32生成并且因此确保电压调节器的带隙基准12的启用信号enb_vdd42在启动时被正确断言。电平移位器被配置成在por输入136为高时输出逻辑低值。在vdd32斜变但仍太低以致于模拟块和/或锁存器无法正确操作时，外部por132迫使电平移位器的por输入为高，这导致控制信号enb_vdd和enb_sw_vdd被正确断言为低以进行模拟块的安全启动。por电路22还以由缩放内部调节电压k*v_int112生成的第二上电复位信号por_int124为特征。出于以下原因，这个第二por需要是精确且准确的。

在各个实施例中，系统10的引导顺序涉及将嵌入式存储器(例如，一次性可编程存储器)的内容加载到寄存器中以供数字电路20使用(或相反地，是数字电路的一部分)。这个引导顺序必须在最小值的外部电压104供应下执行，该外部电压104供应向数字电路20还有嵌入式存储器(未示出)供电。因此，por136必须保持数字电路20处于复位状态，直到外部电压104的最小值由电压调节器达到，以能够可靠地读取嵌入式存储器的内容。

相反，外部电压104的标称值仅略小于vdd32的最小值(例如，在一个实施例中，低100mv)。因此，用于生成por_int124的检测窗非常窄。一方面，如果por136释放电压设置得太低，存储器内容就可能无法正确读取。另一方面，如果por136释放电压设置得太高，其在vdd32处于最低值的情况下可能永远无法释放。为了满足这种准确性限制，por比较器122检测k*v_int112处的电压何时与基准电压38相交。将反馈回路的电阻器分压器的分接头与带隙基准进行比较会以最小电流消耗产生精确por阈值。

在空闲阶段期间，如果意外事件导致vdd32电平明显下降(诸如故障或线路降压)，内部por124激活以使系统10复位。这是需要的，因为锁存por_int信号128取决于锁存器126的状态，该状态将由于在vdd32上存在欠电压事件时enb_sw_vdd信号92的未知状态而变得不确定。响应于欠电压事件，外部por132迫使电平移位器进入已知状态，该已知状态进而使带隙基准12复位，该带隙基准12使反馈回路14激活和稳定，并且由此生成精确por_1nt124信号。

图4到图6中示出了系统10的启动阶段、测量阶段和空闲阶段的操作顺序。在继续参考图2和图3的情况下，参考图4，启动阶段始于150，vdd32处于0伏特。在152，vdd电压32从0v向预期操作电压斜升。por_ext被断言(por_ext＝1)，其中电压与vdd32成比例。por_1nt124信号仍然不确定，因为bg_ok信号40由于低值的vdd32而因此不确定。在vdd32高得足以使bg_ok40被带隙基准12正确断言时，por_int信号124(以及因此锁存por_1nt128)将会转变为高。por信号136是有效的(“1”)，因为锁存por_int128和por_ext132与或门134组合。在154，por信号136使enb电平移位器146初始化(例如，复位)以在0v下生成低电平有效enb_vdd信号42，并且使enb_sw电平移位器148初始化以在0v下生成低电平有效enb_sw_vdd信号92。

在156，带隙开始，因为低电平有效enb_vdd信号42被施加到带隙基准12。在156，采样和保持通过用enb_sw_vdd信号92激活开关108来闭合，从而将控制电压48直接连接到外部电压nfet102的栅极。在158，内部por124为高(“1”)，因为por比较器122被禁用(例如，bg_ok为低)。在160，如果带隙基准12尚未稳定，如由bg_ok40为高(“1”)所指示，则流程返回到156。否则，在162，在bg_ok为高时，bg_ok信号40启用放大器44和经由开关86的电阻器串。por比较器122和上拉比较器80也由bg_ok信号40启用。在164，如果内部电压52(以及因此缩放内部电压k*v_int112)是稳定的且处于调节电压，则k*v_int112将会处于高于vbg38的电压并且por比较器122将会转变为低(例如，por_int＝0)。否则，流程返回到162。在166，por136将转变为低(“0”)，并且因此，在168，包括控制器140、enb电平移位器146和enb_sw电平移位器148的数字电路20将退出休息模式。

por_ext132保持被断言，直到其达到被设计成足以正确操作带隙基准12的预定“启动阈值”。por保持被断言，直到反馈回路14稳定，因为por_int124在por_ext132去激活之前激活。因此，por信号136从不精确的por_ext132转变到相对精确的por_int124。在启动期间，低电平有效enb_sw_vdd信号92为低，所以，锁存por_int128相当于por_int124。在168之后，流程继续到图5上的170。

在继续参考图2、图3和图4的情况下，参考图5，空闲阶段始于170。在172，低电平有效enb_sw_vdd信号92被去激活(“1”)。因此，在174，采样和保持是通过用enb_sw_vdd信号92打开开关108来打开的，并且因此将控制电压48存储在存储电容器110上。上拉信号72被上拉锁存器88锁存生成锁存上拉信号90。por_int信号124被por锁存器126锁存生成锁存por_int信号128。因此，外部电压104继续向数字电路20供电，然而不进行闭合回路调节。维持上拉信号72的最后状态并且保持锁存por_int128为低(“0”)。

在176，enb_vdd信号42被去激活(“1”)，在178，该enb_vdd信号42禁用带隙基准12。在180，禁用带隙基准12导致bg_ok信号40转变为低或错误(“0”)。在182，por_int124切换为高(“1”)，因为por比较器122由为低的bg_ok信号40激活。por信号136保持为低，因为por锁存器126在去激活por比较器122之前保持por_int信号124的最后状态。在184，回送放大器、por比较器122和上拉比较器80响应于bg_ok40为低而被禁用。在186，如果空闲时长已经过去，则流程继续进行到图6上的190。否则，流程返回到184。空闲时长部分地由于存储电容器110以及外部电压nfet102的栅极上的泄漏以及vdd32在此未调节时段期间的变化而被确定。

在继续参考图2、图3和图5的情况下，参考图6，测量阶段始于190。在192，enb_vdd信号42被激活(“0”)，在194，该enb_vdd信号42启用带隙基准12。在196，如果带隙稳定(如由bg_ok40为高指示的)，则流程继续进行到198，否则，流程返回到194。在198，通过启用放大器44和经由开关86的电阻器串来启用反馈回路。por比较器122和上拉比较器80还通过bg_ok信号40启用。在另一个实施例中，放大器44、经由86的电阻器串、por比较器122和上拉比较器80中的一项或多项的组合在198被启用，并且在图5的184相应地被禁用。

在200，如果por_int信号124由于内部电压52稳定(例如，达到与基准电压38的倍数类似的最终调节电压)而为低(“0”)且因此缩放内部电压112稳定，则流程继续进行到202，否则，返回到198。在202，低电平有效enb_sw_vdd信号92被激活(“0”)。在204，通过闭合开关108来闭合采样和保持，且从而通过将nfet102的栅极直接连接到控制电压48来“刷新”外部电压nfet102上的栅极电压。por锁存器126是打开的以允许por_int124流过锁存器126。类似地，上拉锁存器88是打开的以允许上拉信号72流过锁存器88。在206，如果测量时长已经过去，流程返回到图5的170进入空闲阶段。否则，流程返回到204。

图7是分别针对图4、图5和图6所示出的启动阶段、测量阶段和空闲阶段的定时的图形视图。启动阶段开始，vdd32处于0v并斜变到最终值，如220处示出的。por_ext132与vdd32成比例地斜升到222处示出的启动阈值。por136激活低电平有效enb_vdd42，该低电平有效enb_vdd42激活带隙基准12。一旦带隙基准12产生稳定的基准电压38，bg_ok40被激活，如224处示出的。被激活的bg_ok40启用反馈回路14，该反馈回路14最终产生226处示出的稳定内部电压52。226处的这个稳定电压去激活内部por124。外部电压nfet102的模拟状态、上拉信号72的数字状态以及内部por124的数字状态由228处示出的enb_sw_vdd信号92存储(通过采样和锁存)。通过去激活如230示出的enb_vdd42来完成进入空闲阶段以及将装置断电。

在空闲阶段期间，数字电路20继续以未调节的方式由外部电压104供电。这样，v_ext104随时间推移慢慢退化，如232处示出的。通过激活低电平有效enb_vdd42(如234处示出的)来进入测量阶段。类似于启动阶段，enb_vdd42激活带隙基准12以产生稳定的基准电压38，如由236处示出的bg_ok40指示的。被激活的带隙基准12激活反馈回路14并且最终产生238处示出的稳定内部电压52，该稳定内部电压52然后禁用por_int124。一旦电压调节器在234与240之间已稳定，被要求维持空闲阶段期间的v_ext104的所保存的模拟和数字状态被刷新，如240处示出的。具体地说，外部电压nfet的栅极、por状态以及上拉状态被刷新。

有利的是，本公开的教导提供了一种具有超低功耗的线性电压调节器。在启用去激活消耗测量阶段之间的大部分静态电流的一个或多个电路和路径的同时，高效地管理了模拟电压调节器与数字电路之间的相关性。许多应用将会受益于在不折衷测量准确度、速度和其它随之而来的益处的情况下使功耗最小化。

如将了解的，所公开的实施例包括至少以下各项：在一个实施例中，一种用于电压调节的方法包括：响应于电压调节器从数字电路接收到数字信号而通过禁用反馈回路来降低该电压调节器在空闲阶段期间的功耗，该反馈回路被配置成将内部电压调节到基准电压的倍数。该内部电压与供应到该数字电路的外部电压成比例。响应于该电压调节器从该数字电路接收到该数字信号而通过启用该反馈回路来增大该外部电压在测量阶段期间的调节的准确度。

该用于电压调节的方法的替代性实施例包括以下特征中的一个特征或其任何组合。该空闲阶段包括：存储晶体管的栅极上的栅极电压，该晶体管向该数字电路供应该外部电压，该外部电压小于供应电压；锁存上拉晶体管的第一状态，该上拉晶体管响应于该供应电压与该栅极电压之差小于失调电压来将该外部电压变为该供应电压；锁存内部上电复位(por)信号的第二状态，在该内部电压小于该基准电压时，该内部por信号保持该数字电路处于复位状态；禁用带隙基准，该带隙基准被配置成提供该基准电压；以及响应于禁用该带隙基准来禁用该反馈电路。响应于禁用该带隙基准来禁用上拉比较器和por比较器，该上拉比较器将该供应电压与增大了该失调电压的该栅极电压进行比较，并且该por比较器将该内部电压与该基准电压进行比较。响应于该供应电压降到启动阈值之下而用外部por使该数字电路复位。该数字电路确定该空闲阶段的空闲时长和该测量阶段的测量时长，该电压调节器在该空闲时长结束时进入该测量阶段，并且该电压调节器在该测量时长结束时进入该空闲阶段。该测量阶段包括：启用带隙基准，该带隙基准被配置成提供该基准电压；通过以下方式来使该反馈回路稳定：响应于启用该带隙基准来使该内部电压斜变以及响应于该内部电压超过该基准电压来禁用内部上电复位(por)信号；以及通过以下方式来刷新向该数字电路供应该数字电压的晶体管的栅极电压：在该禁用该内部por信号后的时间延迟之后，将该晶体管的栅极连接到该反馈回路，该时间延迟足以使该反馈回路稳定。该测量阶段另外包括：更新上拉晶体管的第一状态，该上拉晶体管响应于该供应电压与该栅极电压之差小于失调电压来将该外部电压变为该供应电压；以及更新内部上电复位(por)信号的第二状态，在该内部电压小于该基准电压时，该内部por保持该数字电路处于复位状态。在进入该空闲阶段之前的启动阶段包括：使供应电压斜变；在该供应电压小于启动阈值时，激活外部上电复位(por)，该外部por保持该数字电路处于复位状态；响应于该数字信号来激活带隙基准，其中该数字信号是低电平有效信号；响应于该带隙基准提供该基准电压来激活内部上电复位(por)信号，该内部por在去激活该外部por之前激活，该内部por保持该数字电路处于该复位状态；以及响应于该内部电压超过该基准电压来去激活该内部por。该数字信号的偏移电压从该外部电压偏移到该供应电压。该数字电路在该空闲阶段期间以低数据速率且在该测量阶段期间以高数据速率操作。

在另一个实施例中，一种电压调节器包括带隙基准，该带隙基准由与其连接的第一数字信号启用，该带隙基准被配置成生成基准电压以及指示该基准电压已稳定的带隙状态信号。反馈回路包括由与其连接的该带隙状态信号启用的放大器并且被配置成将该基准电压与反馈电压进行比较以便在内部电压晶体管的栅极上生成控制电压，该内部电压晶体管具有用于在该内部电压晶体管的源极端上生成内部电压的源极跟随器配置，该反馈电压通过由连接在该内部电压晶体管的该源极端与固定电压基准之间的电阻分压器对该内部电压进行电阻分压来生成。外部电压晶体管具有用于在该外部电压晶体管的源极端上生成外部电压的该源极跟随器配置。该外部电压晶体管的栅极连接到该内部电压晶体管的该栅极。上拉电路包括由与其连接的该带隙状态信号启用的上拉比较器并且被配置成将供应电压与增大了失调电压的该控制电压进行比较。该上拉比较器连接到内部上拉晶体管的栅极。该内部上拉晶体管与该内部电压晶体管并联连接。上电复位(por)电路包括由与其连接的该带隙状态信号启用的por比较器并且被配置成将该基准电压与缩放内部电压进行比较以生成内部por信号。外部por电路被配置成在该供应电压小于启动阈值时生成外部por信号。该内部por信号和该外部por信号连接到或门以生成por信号。

该电压调节器的替代性实施例包括以下特征中的一个特征或其任何组合。该放大器包括输入滞后，该输入滞后由该放大器与电阻分压器的两个分接头中的一个分接头之间的选通连接形成以生成该反馈电压，响应于该上拉比较器的高态来选择这两个分接头中的一个分接头，并且响应于该上拉比较器的低态来选择这两个分接头中的另一个分接头。采样和保持电路包括用于保持该外部电压晶体管的存储电容上的该控制电压的在该放大器与该外部电压晶体管的该栅极之间的开关。上拉锁存器连接在该上拉比较器与外部上拉晶体管的栅极之间，该外部上拉晶体管与该外部电压晶体管并联连接。por锁存器连接在该内部por电路与该或门之间。数字电路连接到该外部电压晶体管的该源极端以接收电力，该数字电路连接到被配置成使该数字电路复位的该por信号，该数字电路生成该第一数字信号和第二数字信号，该第一数字信号连接到该带隙基准，该第二数字信号连接到在该放大器与该外部电压晶体管的该栅极之间的开关、到连接在该上拉比较器与外部上拉晶体管的栅极之间的上拉锁存器、以及到连接在该内部por电路与该或门之间的por锁存器。该第一数字信号由第一电平移位器修改，并且该第二数字信号由第二电平移位器修改，该第一电平移位器和该第二电平移位器连接到该por信号以使该对应电平移位器复位。

在另一个实施例中，一种用于电压调节的方法包括启动阶段，该启动阶段包括：激活外部上电复位(por)，该外部por保持数字电路处于复位状态，该数字电路由该电压调节器供电并且该电压调节器由来自该数字电路的第一数字信号控制；在该外部por有效的同时使带隙基准稳定，该带隙基准提供基准电压；在该带隙基准稳定后激活内部por，该内部por保持该数字电路处于该复位状态；在稳定反馈回路之后禁用该内部por，该反馈回路提供调节到该基准电压的内部电压，并且该外部电压与该内部电压成比例。空闲阶段包括：存储响应于来自该数字电路的第二数字信号来确定该外部电压的模拟值；响应于该第二数字信号来存储该内部por的状态；响应于该第一数字信号通过禁用该带隙基准来禁用该反馈回路。测量阶段包括：响应于该第一数字信号通过启用该带隙基准来使该反馈回路稳定；在该反馈回路稳定后禁用该内部por；以及恢复该模拟值并恢复该内部por的该状态。

该用于电压调节的方法的替代性实施例包括以下特征中的一个特征或其任何组合。响应于供应电压降到启动阈值之下而用该外部por使该数字电路复位，该供应电压向该外部por供电。该数字电路在该空闲阶段期间以低数据速率且在该测量阶段期间以高数据速率操作，该低数据速率和该高数据速率存储在对应的用户编程寄存器中。

虽然本发明在本文中是参考具体实施例描述的，但是在不脱离如下文中的权利要求书所阐述的本发明范围的情况下可以进行各种修改和改变。因此，应在说明性而非限制性的意义上来看待说明书和附图，并且所有这样的修改旨在包括在本发明的范围之内。本文中关于具体实施例所描述的任何益处、优点或问题的解决方案并不旨在被解释为任何或所有权利要求的关键的、必需的或必要的特征或要素。

除非另外声明，否则诸如“第一”和“第二”等术语被用于任意地在此类术语所描述的要素之间进行区分。因此，这些术语不一定旨在指示此类要素的时间上的或其他的优先级。