专利名称：电平调整器的制作方法
技术领域：
本发明涉及电平调整技术，特别是涉及一种可避免电源电压的备妥时 间不同所造成的误动作的电平调整器。
背景技术：
目前新型的系统电路板可用以接收核心电源电压(例如1. ov)用以供电至一集成电路的一核心电路，并可接收一输入/输出a/o)电源电压(例如3. 3V)用以供电至多种驱动器，例如一集成电路的输入缓冲器或输出緩冲 器…等等。在此种多电源(multi-power)的系统电路板中，电平调整器 (level shifter)通常会由核心电源电压与输入/输出电源电压所供电，用以将具有核心电源电压的信号调整成具有输入/输出电源电压的信号。然而，在这种多电源的系统中，当输入/输出(I/O)电源电压已备妥 (ready)而核心电源电压尚未备妥时，将会使得电平调整器的输出信号处于 一未知的状态，并且此情况将可能导致后续电路烧毁或产生不可回复的损 害的误动作。发明内容本发明提供一种电平调整器，包括一第一反相器，由一第一电压所供 电，并具有一输入端接收一输入信号，以及一输出端用以输出一反相信号， 其中输入信号的电平是于一第二电压与一接地电压之间； 一差动放大单元， 由一输入/输出电源电压所供电，并具有一第一输入端与一第二输入端分别 耦接至输入信号以及反相信号，用以根据输入信号于 一 第 一输出节点上产 生一对应逻辑信号,其中第一电压低于输入/输出电源电压； 一第二反相器， 由输入/输出电源电压所供电，并具有一输入端耦接至第一输出节点，用以 产生一输出信号；以及一降压单元，耦接于输入/输出电源电压与第一反相 器的 一 电源端之间，用以根据输入/输出电源电压产生第一电压。本发明亦提供一种电平调整器，包括一降压单元，用以将一输入/输出电源电压转换成一第一电压，其中输入/输出电源电压大于上述第一电压；一第一晶体管，具有一第一端耦接至第一电压以及一控制端耦接一输入信号； 一第二晶体管，具有一第一端耦接至第一晶体管的第二端、 一控制端耦接输入信号，以及一第二端耦接至一第二电压，其中第一电压大于第二电压； 一第三晶体管，具有一第一端耦接至一第一输出节点、 一控制端耦接至第一、第二晶体管的控制端，以及一第二端耦接至第二电压； 一第四晶体管，具有一第一端耦接至一第二输出节点、 一控制端耦接至输入信号，以及一第二端耦接至第二电压； 一第五晶体管，具有一第一端耦接至输入/ 输出电源电压、 一控制端耦接至第二输出节点，以及一第二端耦接至第一 输出节点；以及一第六晶体管，具有一第一端耦接至输入/输出电源电压、 一控制端耦接至第 一输出节点，以及一第二端耦接至第二输出节点。本发明亦提供一种电平调整器，包括一降压单元，用以将一输入/输出 电源电压转换成一第一电压，其中输入/输出电源电压大于上述第一电压； 一第一晶体管，具有一第一端耦接至第一电压以及一控制端耦接一输入信号； 一第二晶体管，具有一第一端耦接至第一晶体管的第二端、 一控制端 耦接输入信号，以及一第二端耦接至一第二电压，其中第一电压大于上述第二电压； 一第三晶体管，具有一第一端耦接至一第一输出节点、 一控制端耦接至第一、第二晶体管的控制端，以及一第二端耦接至第二电压；一 第四晶体管，具有一第一端耦接至一第二输出节点、 一第二端耦接至第二 电压，以及一控制端； 一第五晶体管，具有一第一端耦接至输入/输出电源 电压、 一控制端耦接至第二输出节点，以及一第二端耦接至第一输出节点； 一第六晶体管，具有一第一端耦接至输入/输出电源电压、 一控制端耦接至第一输出节点，以及一第二端耦接至第二输出节点； 一第七晶体管，具有 一第一端耦接第一电压、 一控制端耦接第三晶体管的控制端，以及一第二 端耦接至第四晶体管的控制端；以及一第八晶体管，具有一第一端耦接第 四晶体管的控制端、 一控制端耦接第三晶体管的控制端，以及一第二端耦 接至第二电压。为了使本发明的上述和其它目的、特征、和优点能更明显易懂，下文 特举一较佳实施例，并结合附图详细说明如下。'
图1示出了一电平调整器的一实施例。 图2示出了一电平调整器的另一实施例。 图3示出了一电平调整器的另一实施例。图4示出了一电平调整器的另一实施例。 图5示出了一电平调整器的另一实施例。 图6示出了一电平调整器的另一实施例。附图符号说明10:降压单元； 20:差动放大单元；100A-100F:电平调整器； LH:锁存单元；DF:差动对； INV1-INV3:反相器；MOO-MIO、 M00A、 M00B:晶体管；D1-DN: 二极管； 0N1、 0N2:节点；GNDH: 4妻地电压； VDDL":电压；VDDH:输入/输出电源电压；SIN:输入信号； SIN":反相信号；S0UT:输出信号。
具体实施方式
图1示出了一电平调整器的一示意图。如图所示，电平调整器100A是 由一输入/输出电源电压VDDH(例如5. OV)所供电，并且包括一降压单元10、 一差动放大单元20以及反相器INV1与INV2。降压单元10用以将输入/输出电源电压VDDH降低成电压VDDL",用以 作为反相器INV1的电源电压。举例而言，降压单元10用以将输入/输出电 源电压VDDH降j氐成3. 3V的电压VDDL" , ^f旦不限定于此。反相器INV1用以接收一输入信号SIN,并产生一反相信号SIN"。在 此实施例中，输入信号SIN为具有核心电源电压电平的信号，并且核心电 源电压电平低于输入/输出电源电压VDDH的电平。举例而言，输入信号SIN 的电平位于3. 3V与0V之间，但不限于此。反相器INV1包括晶体管M01与 M02。晶体管M01具有一第一端耦接至电压VDDL，，、 一控制端耦接至输入信 号SIN以及一第二端耦接至晶体管M02。晶体管M02具有一第一端耦接至晶体管M01的第二端、 一控制端耦接至输入信号SIN以及一第二端耦接至接 地电压GNDH。举例而言，才妻;也电压GNDH为0V， ^旦不限定于此。差动放大单元20包括一差动对DF以及一锁存单元LH。差动对DF包括 晶体管M03与M04，并且晶休管M03具有一第一端耦接节点ON1、 一控制端 耦接反相信号SIN"以及一第二端耦接接地电压GNDH,晶体管M04具有一 第一端耦接节点0N2、 一控制端耦接输入信号SIN以及一第二端耦接接地电 压GNDH。锁存单元LH包括交叉耦接的(cross-coupled)晶体管M05与M06。 举例而言，晶体管M05具有一第一端耦接至输入/输出电源电压VDDH、 一控 制端耦接至节点0N2以及一第二端耦接至节点0N1,而晶体管M06具有一第 一端耦接至输入/输出电源电压VDDH、 一控制端耦接至节点0N1以及一第二 端耦接至节点0N2。反相器INV2用以根据节点0N2上的逻辑状态，产生一输出信号SOUT。 反相器INV2包括晶体管M07与M08。晶体管M07具有一第一端耦接至输入/ 输出电源电压VDDH、 一控制端耦接至节点0N2以及一第二端耦接至晶体管 M08。晶体管M08具有一第一端耦接至晶体管M07的第二端、 一控制端耦接 至节点0N2以及一第二端耦接至接地电压GNDH。电平调整器100A的动作说明如下。当输入/输出电源电压VDDH(例如 5.0V)与输入信号SIN的核心电源电压(例如3. 3V)皆备妥(ready)时，若输 入信号SIN为LOW(即OV)，则反相信号SIN"变为电压VDDL，，(即3. 3V)， 所以晶体管M03会导通而晶体管M04截止。因此，节点0N1上的电位会被 拉低至接地电压GNDH，故晶体管M06会导通将节点0N2上的电位拉高至输 入/输出电源电压VDDH。由于节点0N2上的电位为输入/输出电源电压VDDH, 晶体管M07会截止而晶体管M08会导通，以便产生逻辑电平为LOW的输出 信号SOUT。反言之，若输入信号SIN为HIGH(即3. 3V),则反相信号SIN"变为接 地电压GNDH(即OV),所以晶体管M04会导通而晶体管M03截止。因此，节 点0N2上的电位会被拉低至接地电压GNDH，故晶体管M05会导通将节点0N1 上的电位拉高至输入/输出电源电压VDDH。由于节点0N2上的电位为接地电 压GNDH,晶体管M08会截止而晶体管M07会导通，以^更产生逻辑电平为HIGH 的输出信号SOUT。总而言之，当具有核心电源电压电平的输入信号SIN为 LOW时，输出信号SOUT为接地电压GNDH(即LOW),而当具有核心电源电压电平的输入信号SIN为HIGH时，输出信号S0UT为输入/输出电源电压 VDDH(即HIGH)。要注意的是，电压VDDL"是限制于当输入信号SIN的电平为HIGH(例 如3. 3V)时，晶体管M01会截止而只有晶体管固2，以避免漏电流产生。如果在输入/输出电源电压VDDH (例如5. OV)已备妥(ready)而输入信号 SIN的核心电源电压(例如3. 3V)尚未备妥时，由于反相器INV1的电源端(即 晶体管M01的第一端)上的电压VDDL"是由输入/输出电源电压VDDH(例如 5. OV)降压而成，所以若此时输入信号SIN为LOW(即OV)，则反相信号SIN" 变为电压VDDL，，(即3. 3V),所以晶体管M03会导通而晶体管M04截止。因 此，节点ONI上的电位会被拉低至接地电压GNDH,故晶体管M06会导通将 节点0N2上的电位拉高至输入/输出电源电压VDDH，晶体管M07会截止而晶 体管M08会导通，以便产生逻辑电平为LOW的输出信号SOUT。换言之，即 使在输入/输出电源电压VDDH(例如5. OV)已备妥(ready)而核心电源电压 (例如3. 3V)尚未备妥时，输出信号SOUT的逻辑电平可以维持在LOW的状态， 而非一个未知的状态。因此，本实施例中的电平调整器100A将可避免后续电路由于输入/输 出电源电压VDDH(例如5. OV)已备妥(ready)而核心电源电压(例如3. 3V)尚 未备妥时输出信号的未知状态产生不可回复的损害的误动作。图2所示为本发明的电平调整器的另一实施例。如图所示，电平调整 器100B与图1中所示的电平调整器IOOA相似，其差异在于降压单元10是 由二极管Dl来实现以便将输入/输出电源电压VDDH降低至电压VDDL" 。 二 极管Dl具有一阳极，其耦接输入/输出电源电压VDDH,以及一阴极，其耦 接至晶体管MOl的第一端。电平调整器100B的动作与电平调整器IOOA相 同，于此不在累述。要注意的是，电压VDDL"限制于当输入信号SIN的电 平为HIGH(例如3. 3V)时，晶体管M01会截止而只有晶体管M02,以避免漏 电流产生。图3所示为本发明的电平调整器的另一实施例。如图所示，电平调整 器IOOC与图1中所示的电平调整器IOOA相似，其差异在于降压单元10是 由多个串接的二极管D2-DN来实现以便将输入/输出电源电压VDDH降低至 电压VDDL" 。 二极管D2的阳极耦接输入/输出电源电压VDDH,并且二极管 DN的阴极耦接至晶体管M01的第一端。在实施例中，输入/输出电源电压VDDH可为12V,而输入信号SIN的核心电源电压电平可为3. 3V，并且电压 VDDL"可为3. 3V左右。电平调整器100C的动作与电平调整器IOOA相同， 于此不在累述。要注意的是，电压VDDL"限制于当输入信号SIN的电平为 HIGH(例如3. 3V)时，晶体管M01会截止而只有晶体管M02,以避免漏电流 产生。图4所示为本发明的电平调整器的另一实施例。如图所示，电平调整 器IOOD与图1中所示的电平调整器IOOA相似，其差异在于降压单元IO是 由一个二极管方式连接的MOS晶体管来实现，以便将输入/输出电源电压 VDDH降低至电压VDDL"。晶体管MOO具有一第一端耦接至输入/输出电源 电压VDDH、 一控制端亦耦接至输入/输出电源电压VDDH,以及一第二端耦 接至晶体管M01的第一端。电平调整器100D的动作与电平调整器100A相 同，于此不在累述。要注意的是，电压VDDL"限制于当输入信号SIN的电 平为HIGH(例如3. 3V)时，晶体管M01会截止而只有晶体管M02，以避免漏 电流产生。图5所示为本发明的电平调整器的另一实施例。如图所示，电平调整 器100E与图4中所示的电平调整器IOOD相似，其差异在于降压单元10是 由多个二极管连接形式的MOS晶体管串接而成，用以将输入/输出电源电压 VDDH降低至电压VDDL，，。在实施例中，输入/输出电源电压VDDH可为12V， 而输入信号SIN的核心电源电压电平可为3. 3V,并且电压VDDL，，可为3. 3V 左右。电平调整器IOOE的动作与电平调整器IOOA相同，于此不在累述。图6所示为本发明的电平调整器的另一实施例。如图所示，电平调整 器100F与图4中所示的电平调整器IOOD相似，其差异在于一反相器INV3 耦接于反相器INV1的输出端与晶体管M04的控制端之间，并且反相器INV3 的一电源端亦耦接至电压VDDL"。反相器INV3包括晶体管M09与M10,晶 体管M09具有一第一端(作为电源端)耦接至电压VDDL"、 一控制端耦接至 晶体管M03的控制端，以及一第二端耦接至晶体管M04的控制端。晶体管 M10具有一第一端耦接至晶体管M04的控制端、 一控制端耦接至晶体管M03 的控制端以及一第二端耦接至接地电压GNDH。换言之，晶体管M03与M04 的控制端分别耦接至反相器INV1与INV3的输出端。反相信号SIN"为输入 信号SIN的反相信号,而晶体管M04的控制端上的信号与输入信号同相。当输入/输出电源电压VDDH(例如5. QV)与输入信号SIN的核心电源电压(例如3. 3V)皆备妥(ready)时，若输入信号SIN为L0W(即0V)，则反相信 号SIN"变为电压VDDL"(即3.3V),所以晶体管M03会导通，而晶体管M04 会由于晶体管M10导通而被截止。因此，节点0N1上的电位会被拉低至接 地电压GNDH,故晶体管M06会导通将节点0N2上的电位拉高至输入/输出电 源电压VDDH。由于节点0N2上的电位为输入/输出电源电压VDDH，晶体管 M07会截止而晶体管M08会导通，以便产生逻辑电平为LOW的输出信号SOUT。反言之，若输入信号SIN为HIGH (即3. 3V)，则反相信号SIN"变为接 地电压GNDH(即OV),所以晶体管M03会截止，而晶体管M04会因为晶体管 M09导通而被导通。因此，节点0N2上的电位会被拉低至接地电压GNDH， 故晶体管M05会导通将节点0N1上的电位拉高至输入/输出电源电压VDDH。 由于节点0N2上的电位为接地电压GNDH,晶体管M08会截止而晶体管M07 会导通，以便产生逻辑电平为HIGH的输出信号SOUT。总而言之，当具有核 心电源电压电平的输入信号SIN为LOW时，输出信号SOUT为接地电压 GNDH(即LOW)，而当具有核心电源电压电平的输入信号SIN为HIGH时，输 出信号SOUT为输入/输出电源电压VDDH (即HIGH)。如果在输入/输出电源电压VDDH (例如5. OV)已备妥(ready)而输入信号 SIN的核心电源电压(例如3. 3V)尚未备妥时，由于反相器INV1的电源端(即 晶体管M01的第一端)上的电压VDDL"是由输入/输出电源电压VDDH(例如 5. OV)降压而成，所以若此时输入信号SIN为LOW(即OV)，则反相信号SIN" 变为电压VDDL，，(即3. 3V),所以晶体管M03会导通，而晶体管M04会由于 晶体管M10导通而被截止。因此，节点0N1上的电位会被拉低至接地电压 GNDH,故晶体管M06会导通将节点0N2上的电位拉高至输入/输出电源电压 VDDH,晶体管M07会截止而晶体管M08会导通，以便产生逻辑电平为LOW 的输出信号SOUT。换言之，即使在输入/输出电源电压VDDH(例如5. OV)已 备妥(ready)而核心电源电压(例如3. 3V)尚未备妥时，输出信号SOUT的逻 辑电平可以维持在LOW的状态，而非一个未知的状态。要注意的是，电压VDDL"是限制于当输入信号SIN的电平为HIGH(例 如3. 3V)时，晶体管M01会截止而只有晶体管M02,以避免漏电流产生。由 于反相器INV1与INV3的电源端(即晶体管MOl与M09的第一端皆耦接至电 压VDDL"),所以晶体管M03与M04的控制端上的最高电压电平都会是电压 VDDL",故可确保电平调整器100E具有50°/。比5(W的工作周期(duty cycle)。因此，在电源启动过程中或省电模式中，当较高的操作电压(即输入/输出电源电压VDDH)已备妥而较低的操作电压(即核心电源电压)尚未备妥 时，电平调整器的逻辑输出电平是可控制的，而非处于一未知的况态。换 言之，在多电源系统中由于电源时序问题(power sequence issue)所造成 的电源启动漏电流将可以被消除。除此之外，本发明的电平调整器只需要 一种电源电压而不需要两种电源电压，这将减轻电平调整器的电路配置困 难度，以及降低电源信号线所需的绕线面积。虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，本 领域的技术人员在不脱离本发明的精神和范围的前提下，可作若干的更动 与润饰，因此本发明的保护范围以本发明的权利要求为准。
权利要求
1. 一种电平调整器，包括一第一反相器，由一第一电压所供电，并具有一输入端接收一输入信号，以及一输出端用以输出一反相信号，其中上述输入信号的电平是于一第二电压与一接地电压之间，并且上述第二电压高于上述接地电压；一差动放大单元，由一输入/输出电源电压所供电，并具有一第一输入端与一第二输入端，用以根据上述输入信号于一第一输出节点上产生一对应逻辑信号，其中上述第一电压低于上述输入/输出电源电压；一第二反相器，由上述输入/输出电源电压所供电，并具有一输入端耦接至上述第一输出节点，用以产生一输出信号；以及一降压单元，耦接于上述输入/输出电源电压与上述第一反相器的一电源端之间，用以根据上述输入/输出电源电压产生上述第一电压。
2. 如权利要求1所述的电平调整器，其中上述第一反相器包括 一第一晶体管，具有一第一端耦接至上述差动放大单元的第一输入端、一控制端耦接至上述输入信号，以及一第二端作为上述电源端用以耦接至 上述第一电压；以及一第二晶体管，具有一第一端耦接至上述差动放大单元的上述第一输入端、 一控制端耦接至上述输入信号，以及一第二端耦接至上述接地电压。
3. 如权利要求2所述的电平调整器，其中于上述输入信号的电平为上 述第二电压时，上述第一电压与上述第二电压的电压差会使得上述第一晶 体管截止。
4. 如权利要求1所述的电平调整器，其中上述差动放大单元的第一输 入端与第二输入端分别耦接至上述第 一反相器的输入端与输出端。
5. 如权利要求1所述的电平调整器，还包括一第三反相器由上述第一 电压所供电，并具有一输入端耦接上述第一反相器的输出端，以及一输出 端耦接至上述差动放大单元的第一输入端，其中上述第一反相器的输出端 耦接至上述差动放大单元的第二输入端。
6. 如权利要求1所述的电平调整器，其中上述降压单元包括至少一个 二极管耦接于上述输入/输出电源电压与上述第一反相器的上述电源端之 间。
7. 如权利要求1所述的电平调整器，其中上述降压单元包括一第一晶体管具有一第一端耦接上述输入/输出电源电压、 一控制端耦接上述输入/ 输出电源电压以及 一 第二端耦接上述第 一 反相器的上述电源端。
8. 如权利要求1所述的电平调整器，其中上述差动放大单元包括 一锁存单元，耦接于上述输入/输出电源电压以及上述第一输出节点之间；以及一差动对，耦接于上述锁存单元与一接地电压之间，并且耦接上述第 一反相器的输出端以及上述输入信号。
9. 如权利要求8所述的电平调整器，其中上述锁存单元包括 一第一晶体管，具有一第一端耦接至上述输入/输出电源电压、 一控制端耦接至上述第二输出节点以及一第二端耦接至上述差动对；以及一第二晶体管，具有一第一端耦接至上述输入/输出电源电压、 一控制端耦接至一第一输出节点以及一第丄端耦接至上述差动对。
10. 如权利要求8所述的电平调整器，其中上述差动对包括 一第一晶体管，具有一第一端耦接至一第二输出节点、 一第二端耦接至上述接地电压，以及一控制端作为上述差动放大单元的第二输入端并且 耦接至上述第一反相器的输出端；以及一第二晶体管，具有一第一端耦接至上述第一输出节点、 一第二端耦 接至上述接地电压，以及一控制端作为上述差动放大单元的第一输入端。
11. 一种电平调整器，包括一降压单元，用以将一输入/输出电源电压转换成一第一电压，其中上 述输入/输出电源电压大于上述第一电压；一第一晶体管，具有一第一端耦接至上述第一电压、 一控制端耦接一 输入信号，以及一第二端；一第二晶体管，具有一第一端耦接至上述第一晶体管的第二端、 一控 制端耦接上述输入信号，以及一第二端耦接至一第二电压，其中上述第一 电压大于上述第二电压；一第三晶体管，具有一第一端耦接至一第一输出节点、 一第二端耦接 至上述第二电压，以及一控制端耦接至上述第一晶体管的第二端与上述第 二晶体管的第一端；一第四晶体管，具有一第一端耦接至一第二输出节点、 一控制端耦接至上述输入信号，以及一第二端耦接至上述第二电压；一第五晶体管，具有一第一端耦接至上述输入/输出电源电压、 一控制 端耦接至上述第二输出节点，以及一第二端耦接至上述第一输出节点；以 及一第六晶体管，具有一第一端耦接至上述输入/输出电源电压、 一控制 端耦接至上述第 一输出节点，以及一第二端耦接至上述第二输出节点。
12. 如权利要求11所述的电平调整器，其中上述输入信号的电平是于 位于一第三电压与上述第二电压之间，并且上述第三电压大于上述第二电 压，当上述输入信号的电平为上述第三电压时，上述第一电压与上述第三 电压的电压差会使得上述第一晶体管会截止。
13. 如权利要求12所述的电平调整器，还包括一第七晶体管，具有一第一端耦接上述输入/输出电源电压、 一控制端 耦接上述第二输出节点，以及一第二端；一第八晶体管，具有一第一端耦上述第七晶体管的第二端、 一控制端 耦接上述第二输出节点，以及一第二端耦接至上述第二电压。
14. 如权利要求13所述的电平调整器，其中上述降压单元包括一个二 极管具有一 阳极耦接上述输入/输出电源电压以及一 阴极耦接上述第 一晶 体管的第一端。
15. 如权利要求13所述的电平调整器，其中上述降压单元包括多个二 极管串联地耦接于上述输入/输出电源电压与上述第一晶体管的第 一端之 间。
16. 如权利要求13所述的电平调整器，其中上述降压单元包括一第九 晶体管具有一第一端耦接上述输入/输出电源电压、 一控制端耦接上述输入/输出电源电压以及一第二端耦接上迷第一晶体管的第 一端。
17. 如权利要求13所述的电平调整器，其中上述降压单元包括 一第九晶体管，具有一第一端耦接上述第一电压、 一控制端耦接上述第三晶体管的控制端，以及一第二端；以及一第十晶体管，具有一第一端耦接上述第九晶体管的第二端、 一控制端耦接第三晶体管的控制端，以及一第二端耦接上述第二电压。
18. —种电平调整器，包括一降压单元，用以将一输入/输出电源电压转换成一第一电压，其中上述输入/输出电源电压大于上述第一电压；一第一晶体管，具有一第一端耦接至上述第一电压、 一控制端耦接一 输入信号，以及一第二端；一第二晶体管，具有一第一端耦接至上述第一晶体管的第二端、 一控 制端耦接上述输入信号，以及一第二端耦接至一第二电压，其中上述第一 电压大于上述第二电压；一第三晶体管，具有一第一端耦接至一第一输出节点、 一第二端耦接 至上述第二电压，以及一控制端耦接至上述第一晶体管的第二端与上述第 二晶体管的第一端；一第四晶体管，具有一第一端耦接至一第二输出节点、 一第二端耦接至上述第二电压，以及一控制端耦接至上述输入信号；一第五晶体管，具有一第一端耦接至上述输入/输出电源电压、 一控制 端耦接至上述第二输出节点，以及一第二端耦接至上述第一输出节点；一第六晶体管，具有一第一端耦接至上述输入/输出电源电压、 一控制 端耦接至上述第一输出节点，以及一第二端耦接至上述第二输出节点；一第七晶体管，具有一第一端耦接上述第一电压、 一控制端耦接上述 第三晶体管的控制端，以及一第二端耦接至上述第四晶体管的控制端；以 及一第八晶体管，具有一第一端耦接上述第四晶体管的控制端、 一控制 端耦接上述第三晶体管的控制端，以及一第二端耦接至上述第二电压。 19.如权利要求
19.所述的电平调整器，还包括一第九晶体管，具有一第一端耦接上述输入/输出电源电压、 一控制端 耦接上述第二输出节点，以及一第二端；一第十晶体管，具有一第一端耦上述第九晶体管的第二端、 一控制端 耦接上述第二输出节点，以及一第二端耦接至上述第二电压。
全文摘要
一种电平调整器，包括一第一反相器，由一第一电压所供电，并具有一输入端接收一输入信号，以及一输出端用以输出一反相信号，其中输入信号的电平是于一第二电压与一接地电压之间；一差动放大单元，由高于第一电压的一输入/输出电源电压所供电，用以根据输入信号于一第一输出节点上产生一对应逻辑信号；一第二反相器，由输入/输出电源电压所供电，并具有一输入端耦接至第一输出节点，用以产生一输出信号；以及一降压单元，耦接第一反相器的一电源端之间，用以根据输入/输出电源电压产生第一电压。
文档编号H03K19/0175GK101267201SQ200810099169
公开日2008年9月17日 申请日期2008年5月14日 优先权日2008年5月14日
发明者张峻源, 罗华然 申请人:威盛电子股份有限公司