电压调节器的制造方法
【技术领域】
[0001]本实用新型电子电路领域，尤其涉及一种电压调节器。
【背景技术】
[0002]传统的电压调节器如图1所示，一般由带隙基准电路Bandgap提供温度系数较小的参考电压VR，误差放大器EA调整使得反馈电压FB等于参考电压VR，此时输出电压VO等于VR*(R1+R2)/R1，其中VR为参考电压的电压值，Rl和R2分别为电阻Rl和R2的电阻值。在该传统的电压调节器中，需要外接电容Cl，该外接电容Cl使得传统的电压调节器浪费了一个电容，而且当该传统的电压调节器为内部电路供电时，该电容Cl需要占用一个芯片管脚，从而增加了芯片面积，增加了生产成本。
【实用新型内容】
[0003]本实用新型的目的是解决传统的电压调节器由于需要外接电容Cl，而造成生产的成本高，占用芯片面积大的问题。
[0004]第一方面，本实用新型实施例提供了一种电压调节器，所述电压调节器包括:偏置电路，电流镜电路，放大器，箝位电路，输出电路；
[0005]偏置电路，与电源相连接，用于为所述放大器的一端和所述电流镜电路提供第一偏置电流，为所述放大器的另一端提供第二偏置电流；
[0006]电流镜电路，与放大器和箝位电路相连接，用于将所述第一偏置电流镜像为镜像电流，并将所述镜像电流提供给所述箝位电路，以作为所述箝位电路的偏置电流；
[0007]放大器，与偏置电路和输出电路相连接，用于对在所述第一偏置电流下产生的第一节点电压Vl和在所述第二偏置电流下产生的第二节点电压V2进行调整，使得所述第二节点电压V2等于第一节点电压VI，并将所述第二节点电压V2作为所述电压调节器的输出电压VO的一部分；
[0008]箝位电路，与放大器相连接，用于对所述电压调节器的输出电压VO和第二节点电压V2的电压差箝位，以产生箝位电压，所述箝位电压作为所述电压调节器的输出电压VO的另一部分；
[0009]输出电路，其第一端与放大器相连接，第二端与箝位电路相连接，第三端与电源相连接，用于为所述电压调节器的输出电压VO提供驱动电流。
[0010]优选地，所述偏置电路包括第一电流源Il和第二电流源12，所述电流镜电路包括第一 NMOS晶体管MNl和第二 NMOS晶体管MN2，所述放大器包括第三NMOS晶体管MN3和第四NMOS晶体管MN4，所述输出电路包括第一 PMOS晶体管MPl ；
[0011]所述第一 PMOS晶体管MPl的栅极为所述输出电路的第一端，所述第一 PMOS晶体管MPl的漏极为所述输出电路的第二端，所述第一 PMOS晶体管MPl的源极为所述输出电路的第三端；
[0012]所述第一 NMOS晶体管丽I和所述第二 NMOS晶体管丽2共栅共源连接，所述第一NMOS晶体管MNl的栅极和所述第三NMOS晶体管MN3的源极连接，所述第三NMOS晶体管MN3和所述第四NMOS晶体管共栅连接，所述第三NMOS晶体管MN3的漏极和所述第一电流源I1、第一 PMOS晶体管MPl的栅极连接，所述第四NMOS晶体管MN4的漏极和所述第二电流源12连接，所述第四NMOS晶体管MN4的源极和所述第二 NMOS晶体管MN2的漏极连接，所述第一PMOS晶体管MPl的源极和所述第一电流源Il的正端相连接；
[0013]所述第一电流源11为所述第三NMOS晶体管丽3和所述第一 NMOS晶体管丽I提供第一偏置电流；
[0014]所述第二电流源12为所述第四NMOS晶体管MN4提供第二偏置电流。
[0015]优选地，所述箝位电路包括第二 PMOS晶体管MP2 ；
[0016]所述第二 PMOS晶体管MP2的漏极和栅极连接，并和所述第二 NMOS晶体管丽2的源极、第四NMOS晶体管MN4的漏极连接，所述第二 PMOS晶体管MP2的源极和所述第一 PMOS晶体管MPl的漏极连接；
[0017]所述第二 PMOS晶体管MP2对所述电压调节器的输出电压VO和第二节点电压V2的电压差箝位，以产生箝位电压。
[0018]优选地，所述箝位电路包括第五NMOS晶体管丽5 ；
[0019]所述第五NMOS晶体管丽5的栅极和漏极连接，并和所述第一 PMOS晶体管MPl的漏极连接，所述第五NMOS晶体管丽5的源极和所述第二 NMOS晶体管丽2的漏极连接；
[0020]所述第五NMOS晶体管丽5对所述电压调节器的输出电压VO和第二节点电压V2的电压差箝位，以产生箝位电压。
[0021]优选地，所述箝位电路包括第一电阻Rl ;
[0022]所述第一电阻Rl的一端和所述第四NMOS晶体管MN4的源极、所述第二 NMOS晶体管MN2的漏极连接，所述第一电阻Rl的另一端和所述第一 PMOS晶体管MPl的漏极、电压调节器的输出端连接；
[0023]所述第一电阻Rl对所述电压调节器的输出电压VO和第二节点电压V2的电压差箝位，以产生箝位电压。
[0024]优选地，所述电压调节器还包括第一电容Cl和第二电容C2 ;
[0025]所述第一电容Cl的一端和第一 PMOS晶体管MPl的栅极、第二电流源12的负端、第四NMOS晶体管MN4的漏极连接，所述第一电容Cl的另一端和所述第一 PMOS晶体管MPl的漏极、第二 PMOS晶体管MP2的源极、电压调节器的输出端连接；
[0026]所述第二电容C2的一端接地，所述第二电容C2的另一端和所述电压调节器的输出端连接。
[0027]优选地，所述电压调节器还包括:第二电阻R2 ;
[0028]所述第二电阻R2的一端和第一 NMOS晶体管丽I的栅极、第三NMOS晶体管丽3的漏极连接，所述第二电阻R2的另一端和第三NMOS晶体管MN3的栅极、第四NMOS晶体管MN4的栅极、第一电流源Il的负端连接；
[0029]所述第二电阻R2，用于为所述第三NMOS晶体管MN3提供栅极偏置电压。
[0030]第二方面，本实用新型实施例提供了一种电压调节器，所述电压调节器包括:
[0031]第一电流源，提供第一偏置电流，其包括第一连接端和连接至第一电源端的第二连接端；
[0032]第二电流源，提供第二偏置电流，其包括第一连接端和连接至第一电源端的第二连接端；
[0033]第一钳制晶体管，其源级作为第一节点，其漏极与第一电流源的第一连接端相连；
[0034]第二钳制晶体管，其源级作为第二节点，其漏极与第二电流源的第一连接端相连，其栅极与第一钳制晶体管的栅极相连；
[0035]第一镜像晶体管，其源级接第二电源端，其漏极与第一节点相连；
[0036]第二镜像晶体管，其源级接第二电源端，其漏极与第二节点相连，其栅极与第一镜像晶体管的栅极相连；
[0037]输出晶体管，其源级与第一电源端相连，其漏极作为电压调节器的输出端，其栅极与第二电流源的第一连接端相连；
[0038]钳位电路，其连接于第二节点和电压调节器的输出端之间。
[0039]优选地，所述钳位电路为电阻、PMOS晶体管和NMOS晶体管中的一个；
[0040]在钳位电路为PMOS晶体管时，所述PMOS晶体管的栅极和漏极与第二节点相连接，所述PMOS晶体管的源极与电压调节器的输出端相连接；
[0041]在钳位电路为NMOS晶体管时，所述NMOS晶体管的栅极和漏极与电压调节器的输出端相连接，所述NMOS晶体管的源极与第二节点相连接；
[0042]在钳位电路为电阻时，所述电阻的一端与电压调节器的输出端相连接，所述电阻的另一端与第二节点相连接。
[0043]优选地，所述第一钳制晶体管的栅极与其漏极相连，所述第一镜像晶体管的栅极与其漏极相连。
[0044]优选地，第一钳制晶体管、第二钳制晶体管、第一镜像晶体管和第二镜像晶体管为NMOS晶体管，第一电源端为输入电源端，第二电源端为接地端。
[0045]优选地，所述电压调节器还包括:第一电容和第二电容；
[0046]所述第一电容，其一端与第二电流源的第一连接端、输出晶体管的栅极相连，其另一端与电压调节器的输出端相连；
[0047]所述第二电容，其一端与第二电源端相连，其另一端与电压调节器的输出端相连。
[0048]本实用新型实施例提供的电压调节器，无需外接电容即可稳定，且结构简单、占用芯片面积更小，节省了成本，该电压调节器的输出电压随负载电流的变化较小，而且输出电压能跟踪工艺变化和温度变化，以更优化的电压值为负载供电，且该电压调节器的静态电流(除去负载电流消耗外电压调节器自身消耗的电流)较小。
【附图说明】
[0049]为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本使用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0050]图1为现有技术中电压调节器电路图；
[0051]图2为本实用新型实施例一提供的电压调节器的结构图；
[0052]图3为本实用新型实施例二提供的电压调节器电路图；
[0053]图4为本实用新型实施例三提供的电压调节器电路图；
[0054]图5为本实用新型实施例四提供的电压调节器电路图；
[0055]图6为本实用新型实施例五提供的电压调节器电路图；
[0056]图7为本实用新型实施例六提供的电压调节器电路图。
【具体实施方式】
[0057]为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
[0058]为便于对本实用新型实施例的理解，下面将结合附图以具体实施例做进一步的解释说明，实施例并