用于平台安全的系统、装置和方法与流程

本发明的领域总体上涉及计算机处理器架构，更具体地涉及平台安全。

背景技术：

低级别硬件和固件攻击正变得越来越盛行，并且可能导致永久拒绝服务(pdos)。pdos对于数据中心系统是巨大的担忧，在其中系统被部署在关键基础设施中的情况下pdos会导致严重的财务损失，甚至会潜在地导致人身损失。

附图说明

在所附附图中以示例方式而非限制方式说明本发明，在附图中，类似的附图标记指示类似的要素，其中：

图1图示平台的实施例。

图2图示图1中的闪存设备的实施例；

图3图示图2中的闪存设备的分区的实施例；

图4图示使用平台中的安全电路的方法的实施例；

图5图示使用平台中的安全电路的方法的实施例；

图6图示用于在边带通信中使用的系统的实施例；

图7图示边带系统的服务器的实施例；

图8图示消息的实施例；

图9图示由在服务器上执行的软件执行以生成消息作为响应的方法的实施例；

图10图示由具有rfid标签的服务器执行以接收或发送消息的方法的实施例；

图11是根据本发明的一个实施例的寄存器架构的框图；

图12a是图示根据本发明的实施例的示例性有序流水线以及示例性寄存器重命名的乱序发布/执行流水线两者的框图；

图12b是图示根据本发明的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图；

图13a-图13b图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)；

图14是根据本发明的实施例的处理器1400的框图，处理器1400可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件。

图15-图18是示例性计算机架构的框图；以及

图19是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式

在以下描述中，陈述了众多特定细节。然而，应当理解，可在没有这些特定细节的情况下实践本发明的实施例。在其他实例中，未详细示出公知的电路、结构和技术，以免使对本描述的理解模糊。

说明书中提到“一个实施例”、“实施例”、“示例实施例”等指示所描述的实施例可包括特定的特征、结构或特性，但是，每一个实施例可以不一定包括该特定的特征、结构或特性。此外，此类短语不一定是指同一个实施例。此外，当结合实施例描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例而影响此类特征、结构或特性是在本领域技术人员的知识范围之内的。

如所注意到的，计算机会受到损坏并导致pdos场景。当此类场景发生时，本文中详述的实施例提供钩以检测损坏已发生并恢复到已知的良好状态。典型地，恢复是自动的、本地的和快速的(例如，大约数秒或数分钟)，没有人为干预。通过利用对特殊受保护的分区的远程受认证的写入，恢复机制还可扩展至操作系统(os)和应用层。保护分区容纳恢复镜像。在攻击的情况下，活跃的受损镜像被擦除，并且用来自受保护分区的已知良好的恢复镜像来还原。在运行时期间，本文中详述的实施例提供对总线的活跃过滤能力，这些总线像是串行外围接口(spi)，该spi提供对非易失性存储的访问以保护免受已知的攻击，这些已知的攻击会导致关键组件的像spi闪存存储、供电固件存储、dimmspd存储、热插拔背板(hsbp)等的非易失性(例如，闪存)存储中的损坏。

图1图示平台的实施例。在该图示中，有两个硬件处理器(标记为cpu0101和cpu1103)。cpu(cpu0101或cpu1103)中的至少一个能够加载并验证预引导环境中的经认证代码模块(acm)。示例性硬件处理器包括处理器核cpu、gpu、apu等。acm是在处理器内的隔离环境中被认证并执行的的平台特定的代码。在正常引导期间，运行acm以验证活跃的bios镜像。典型地，这由这两个cpu完成。acm用于执行安全任务。典型地，acm被存储在闪存中，该闪存诸如i/o中枢闪存123，该i/o中枢闪存123在没有i/o中枢125的参与的情况下能够由cpu访问(i/o的示例包括南桥和外围控制中枢)。闪存中的acm由安全电路防护。例如，如图所示，可通过被耦合的安全电路105经由更直接的连接来访问i/o闪存123。用于运行acm的硬件处理器具有对与私钥对应的公钥的访问权，利用该私钥对平台固件镜像签名。私钥嵌入在cpu熔丝或封装上非易失性存储中。公钥可利用固件来存储，或者可存储在另一非易失性存储位置中。在一些实施例中，acm负责用于结合安全电路105来执行安全引导数字签名验证、触发和执行恢复的高级算法。

硬件处理器(cpu0101和cpu1103)使用一个或多个总线来与安全电路105通信。示例性总线是系统管理总线(smbus)。安全电路105负责重置/引导定序，提供一些监测和过滤能力、以及对i/o中枢闪存123和基带管理控制器(bmc)闪存121的访问权。注意，被图示为是安全电路105的部分的组件中的一个或多个可以在电路覆盖范围外部。

bmc119监测平台的物理状态，并且与外部设备通信。bmc119可以叫做其他名称，包括但不限于管理模块、高级管理模块、高级系统管理处理器和集成管理模块。安全电路105也提供对cpu的针对密码函数109的硬件加速支持，该密码函数包括散列函数(例如，sha、md5等)和加密(例如，aes等)。

bmc119经由smbus访问像数字电压调节器117、热插拔背板(hsbp)115、供电单元113等的若干其他组件。通过安全电路105来路由这些总线，从而允许该安全电路105在正常引导和运行时期间监测并过滤至这些设备的smbus事务。例如，监测电路131提供该功能。存在用于对事务进行监测和过滤的若干方法，包括对可被接受从/向bmc119发送的命令的白名单管理、或对不被接受从/向bmc119发送的命令的黑名单管理。

核心复杂可编程逻辑器件(cpld)107控制平台的重置和时序。在一些实施例中，核心cpld107对于预引导序列和引导序列具有不同的重置和时序。在一些实施例中，核心cpld107需要现场(in-field)更新。安全电路105提供安全机制，以经由串行外围接口(spi)引导能力从闪存(123或121)取回最近经更新的镜像。

选择器(例如，复用器(mux))111用于选择通过spi与闪存121或123中的哪一个联系。i/o中枢选择器127和bmc选择器129分别用于在安全电路105与i/o中枢125之间作出选择，或在安全电路105与bmc119之间作出选择。由此，安全电路105经由选择器111具有对i/o中枢闪存123和bmc闪存123的访问权。

安全电路105在预引导模式期间获得对闪存的访问权，并且i/o中枢125和bmc119在正常引导期间具有对它们相应的闪存设备的访问权。在闪存设备的输入处的spi总线被路由至安全电路105，从而允许在当i/o中枢125和bmc119是操作的并正在发布事务的正常引导期间监测对spi闪存事务的过滤。例如，安全电路105可使用基于地址的过滤，或维持良好的事务(命令)的列表(白名单)。当检测到恶意事务时，由安全电路105对相应的片选信号(chip-select)解除断言以防止事务继续进行。典型地，监测电路131执行这些功能。

安全电路105包括存储器135，或具有对存储器135的访问权，该存储器135存储一个或多个密钥和/或完整性校验模式。

总而言之，安全电路105监测具有用于容纳这些设备的适当运行所需的固件片段的非易失性存储的组件，并获得对这些组件的控制。这些组件中的任何组件的损坏会导致永久拒绝服务。安全电路105还控制对需要被驱动以便当保持其他设备不活跃时在预引导环境中启用引导的到来关键信号和硬件带的断言。

图2图示图1中的闪存设备的实施例。具体而言，闪存201被划分为三个部分：活跃分区203、恢复分区205和临时分区207。活跃分区203在正常引导期间使用。恢复分区205存储“金”镜像(已知为良好的镜像)。该分区在正常的系统引导期间被读取，并且由安全电路105防护。如果活跃分区被损坏，则使用金镜像来还原活跃分区203同时将该活跃分区203擦除干净。临时分区207保存金镜像的更新的候选副本。该分区在正常引导期间被写入，但是在预引导期间通过在成功验证了候选者后覆写金恢复分区来促进。

图3图示图2中的闪存设备的分区的实施例。例如，i/o中枢闪存123的活跃分区203。示出若干组件被包括在分区中，这些组件诸如基本输入/输出系统(bios)303、管理引擎固件305、千兆位以太网固件307和(指示这些组件的边界在哪里的)闪存描述符309。当然，更多或更少的组件可被包括在分区中。这些组件中的一个或多个包括公共签名或密钥(或者闪存描述符309存储它)。

图4图示使用平台中的安全电路的方法的实施例。在401处，平台接收交流(ac)功率。例如，平台被插上插头。

在403处，执行安全预引导。预引导是固件验证、更新和还原操作在其中发生的可信操作模式。在预引导中，仅使一个cpu上电，并且将其他外部设备(例如，bmc119和/或i/o中枢125)保持为完全休止。典型地，核心cpld107和安全电路105驱动关键信号中否则将由i/o中枢驱动的一些关键信号以触发平台上电序列。

在一些实施例中，执行显式的引导进程监测。例如，使用在安全电路105内实现的看门狗定时器来监测引导进程。在不同的引导阶段，引导固件的不同部分与安全电路105会面，以便在看门狗定时器期满前记录对特定阶段的成功引导。这在本文中被称作检查点。在一些实施例中，在404处做出检查点。如果检查点失败，则在403处执行安全预引导操作。如果检查点成功，则预引导完成。

在预引导完成(例如，安全引导或还原完成)之后，在405处，安全电路移除供给cpu的直流(dc)功率。由此，cpu、bmc119和i/o中枢125全都不具有上下文。在一些实施例中，安全电路105在此转变期间上电。

在dc掉电之后，在407处，安全电路恢复dc功率，并且(多个)cpu、i/o中枢125和bmc119按正常方式被启用和引导。在一些实施例中，在408处做出检查点。如果检查点失败，则在403处执行安全预引导操作。如果检查点成功，则正常引导已完成。

在一些实施例中，在409处，检测固件攻击、固件更新请求或恢复镜像更新请求。例如，i/o中枢闪存123的活跃分区变得受损。这导致提升了恐慌情形，并导致重新引导进入预引导阶段。如果需要作出恢复，则安全电路105致力于将金镜像移动到活跃分区(如果基于安全校验合适这样做)，远程切换重置，或使用失效保护(fail-safe)射频识别(rfid)设备来接收命令。

图5图示使用平台中的安全电路的方法的实施例。具体而言，该方法是由安全电路执行的预引导模式。在501处，由安全电路105使平台的cpu中的一个cpu上电。在503处，访问固件的其他平台组件(例如，bmc119和/或i/o中枢125)保持为重置保持为重置。如先前所述，这典型地经由安全电路105利用核心cpld107完成。在一些实施例中，核心cpld107的功能被合并到安全电路105中。

在505处，计算闪存123和121的活跃分区203和恢复分区205中的固件的签名。在多数实施例中，acm和安全电路105结合地工作以计算用于密钥验证的散列。上文讨论的公钥和私钥用于这些计算。

在507处，作出闪存恢复分区205是否有效的判定。如果是，则使用恢复分区205来还原活跃分区203。如果否，则在509处停止引导进程。

在511处，作出活跃分区203是否有效的判定。例如，密钥是否产生针对公共/私有散列计算的正确结构。例如，安全引擎105可校验以查看是否存在对于其他固件组件(bmc119、i/o中枢125、psu113、hsbp115、数字vr117等)中的任何固件组件的任何待决更新。在一些实施例中，验证(临时分区207中的)更新候选者。在一些实施例中，在更新能够发生之前，还必须验证金镜像。

当活跃分区有效时，在513处，进行从恢复分区的还原。在一些实施例中，使用恢复策略(诸如，在声明系统由于潜在的欺骗性原因是不可恢复的之前，应当尝试多次恢复)。此外，经由数字签名验证隐式地或经由引导进程监测显式地检测引导失败(即，失败的恢复尝试)。

遗憾的是，有时需要外部干预。在一些实施例中，边带机制提供平台(例如，安装在数据中心中的服务器系统)与外部设备(例如，远程可管理性服务器/控制台，通过其可查询或控制数据中心中的服务器节点)之间的通信。

图6图示用于在边带通信中使用的系统的实施例。在该示例性实施例中，一个或多个服务器机架601、611容纳多个服务器603、605、613和615。这些服务器603、605、613和615中的至少一个包括能够进行边带通信的硬件(例如，rfid标签)。

可管理性服务器621与rfid读取器623通信，以便与服务器的rfid标签通信。在一些实施例中，rfid扫描器和中继器的网络被安装在数据中心中。rfid读取范围典型地设计为几厘米，并且被约束在数据中心的墙壁内。可管理性服务器621执行应用，这些应用具有用于控制并查询服务器603、605、613和615的智能。注意，为了易于理解，未示出服务器的典型组件，诸如，处理器和存储器。

典型地，从服务器建立该通信的角度看，该方式在软件栈要求方面是非常轻的。由于更少的组件涉及解决方案的可信边界并且由于降低的复杂度，这应当转换为通信的更高安全性和可靠性。

结果，rfid边带方式可用于在未能取得进展的情况下将关键命令发布至服务器603、605、613和615而无需任何外部干预。类似地，rfid边带方式还可用于从服务器603、605、613和615检取错误日志和其他关键信息以确定服务器603、605、613和615的状态。因此，它提供对于触发/强加服务器603、605、613和615失败的恢复事件以执行上文详述的自动化恢复必要的属性。与现有的基于bmc的边带方法不同，这典型地仅使用将被施加的辅助功率(不需要核执行)。

图7图示边带系统的服务器的实施例。如图所示，服务器711上的安全电路701(诸如，安全电路105)(典型地通过i2c接口)与rfid标签703通信。该标签包括用于与外部设备通信的天线707以及用于存储命令的存储/存储器705。典型地，rfid标签703是充当用于安全电路701的邮箱的无源器件。

这允许经由rf的边带远程可管理性信道。rfid标签703经由rf输入(例如，860-960mhz带)接收具有防重放保护的经加密命令。存储器705典型地是经由两个接口——有线接口和无线rf接口能访问的，由此允许rfid标签被用作邮箱以在服务器与可管理性服务器之间建立通信。

安全电路701轮循来自存储器705的经加密的命令，并且对这些经加密的命令解密并相应地采取动作。示例性命令为：进入预引导、验证(多个)镜像、触发恢复、重新引导、关断、提供错误日志等。所接收的命令可以按照简单格式，诸如，“0”为预引导，“1”为验证镜像，等等。存储器705(诸如，非易失性随机存取存储器(nvram))还可用于存储错误日志，使得该路径还使数据中心管理员能够安全地接收来自平台的消息，从而监测平台的健康/状态和进展。

安全电路701可以是稍早时详述的电路，或者可以是服务器内的其他电路。此外，在一些实施例中，可使用软件而不是专用电路。安全电路701包括存储器709，或具有对存储器709的访问权，该存储器709存储一个或多个密钥和/或完整性校验模式。安全电路701具有用于对所交换的控制/状态消息进行加密和解密的加密/解密能力。在一些实施例中，使用高级加密标准(aes)加密。在一些实施例中，使用密码块链接(cbc)中的aes密码算法(例如，aes-cbc128位)加密来建立受保护而抵御防重放攻击的经加密的通信链路。

在一些实施例中，用防重放保护来对服务器与可管理性控制台之间的通信消息交换的分组加密。在一些实施例中，使用aes-cbc-128加密。对称式aes密钥预设在服务器系统中的安全电路701内(例如，存储在非易失性存储器609中)，并且也预设在可管理性控制台内。

图8图示消息的实施例。消息811包括多个分组，这些分组包括随机数1001(例如，64位随机数)、完整性校验模式807(例如，64位完整性校验模式)以及至少一个命令803-805(例如，64位命令)。典型地，分组是128位对齐的，其是aes数据尺寸粒度。

在一些实施例中，消息811的头部包含随机数801和命令，并且消息811的脚部包含完整性校验模式807和命令的64位。当要使用命令分组的多于128位时，这些附加的命令分组被包括在头部与脚部之间。

如所注意到，在一些实施例中，使用aes-cbc加密。结果，aes加密的第一个128位影响下一128位模式。随机数801在消息811中的存在在每个消息中创建了随机的分组串。在解密时，使用(存储在接收机中的、或可由接收机访问的)固定的完整性校验模式来校验消息的有效性。由此，有效消息在解密时具有与存储在服务器系统上的安全电路701内部以及存储在可管理性服务器621内部的完整性校验模式匹配的完整性校验模式。

不同的含义与消息的命令分组内的用于创建简单命令的多个单个的位或多个位的编码相关联。示例性命令包括但不限于：重新引导、关断、恢复平台固件、进入预引导引导模式、提供错误日志等。

经加密的串被写入到rfid标签703内的所定义的位置(例如，存储器705)内，因此能够由目标服务器的安全电路701访问。在一些实施例中，每个rfid标签703具有唯一的或伪唯一的标识符，该唯一的或伪唯一的标识符允许经由该rfid标签703的唯一的标识符与每个服务器进行的独立通信。

典型地由可管理性服务器621、可管理性服务器621的最终用户、想要与可管理性服务器621通信的服务器和/或想要与可管理性服务器621通信的服务器的最终用户建立并发起命令。图9图示由在服务器上执行的软件执行以生成消息作为响应的方法的实施例；在901处，生成随机数。

在903处，将随机数置于消息的任何命令分组前面。换言之，随机数是消息中的第一事物，其后跟随至少一个命令。

在905处，将(除跟随所生成的随机数的初始命令之外的)附加命令添加至消息。

在907处，分组以完整性校验模式结束，该完整性校验模式与接收方服务器的完整性校验模式完全相同。随后在909处，对完全经组装的消息加密。例如，使用aes-cbc-128加密对具有随机数、后跟4个命令、后跟完整性校验模式的消息加密。

图10图示由具有rfid标签的服务器执行以接收或发送消息的方法的实施例。在1001处，服务器上的安全电路701保持对该服务器的rfid标签邮箱中的消息进行轮循。

在1003处，从邮箱检取消息，并且在1005处，使用所存储的密钥对消息解密。在1007处，作出消息是否有效的判定。例如，来自经解密消息的完整性校验模式与存储在内部的完整性校验模式匹配。当消息不是有效的时，则忽略该消息，或者向最终用户或可管理性服务器警告无效消息。

当消息为有效时，在1009处，安全电路701对嵌入在分组内的命令解码并采取适当的动作。适当的动作可以是由安全电路701执行的动作，或安全电路701指示另一组件(例如，cpu)执行动作。

在一些实施例中，在1011处，命令需要确收。服务器典型地使用图9的方法的一个或多个方面来生成确收。例如，诸如“提供错误日志”之类的命令需要确收模式。用错误日志来替换确收消息的命令。典型地，错误日志内的位的长度和含义经定义，并且对于通信信道的两端是已知的。

在一些实施例中，当安全电路701能够生成随机数时，它将新随机数嵌入在确收分组中。在一些实施例中，当安全电路701不能够生成随机数时，它对来自所接收的消息的随机数生成固定算术操作，并将所得到的数嵌入在确收分组中。消息的结尾用服务器的完整性校验模式来标记。该消息随后是经加密的消息，并往回被写入到邮箱中供稍后(例如，由rfid或其他装置)检取。

接收服务器可根据需要执行以上一个或多个方面以处理消息，诸如，轮循、解密、确定有效性等。

附加实施例包括但不限于一种装置，该装置具有：射频识别(rfid)设备，该rfid设备包括用于存储至少一个经加密的边带消息的存储，该至少一个经加密的边带消息具有至少一个命令；以及安全电路，耦合至rfid设备，该安全电路用于：从rfid设备的存储检取至少一个经加密的边带消息；对这一个经加密的边带消息解密；使用来自经解密的边带消息的信息来确定该经解密的边带消息的有效性；以及响应于至少一个命令来执行动作。此外，以下一项或多项应用于实施例：至少一个经加密的边带消息是使用高级加密标准加密来加密的；至少一个经加密的边带消息是使用具有密码块链接的高级加密标准加密来加密的；来自经解密的边带消息的用于确定有效性的所使用的信息是完整性校验模式；安全电路用于将经解密的边带消息的完整性校验模式与存储在安全电路的存储器中的完整性校验模式进行比较；完整性校验模式在至少一个经加密的边带消息的脚部部分中；和/或至少一个命令是以下之一：进入预引导、验证镜像、触发恢复、重新引导、关断、以及提供错误日志。

附加实施例包括但不限于一种系统，该系统具有：可管理性服务器，用于生成具有至少一个命令的经加密的边带消息；以及服务器，该服务器包括：射频识别(rfid)设备，该rfid设备包括用于存储具有至少一个命令的至少一个经加密的边带消息的存储；安全电路，耦合至rfid设备，该安全电路用于：从rfid设备的存储检取至少一个经加密的边带消息；对这一个经加密的边带消息解密；使用来自经解密的边带消息的信息来确定该经解密的边带消息的有效性；以及响应于至少一个命令来执行动作。此外，以下一项或多项应用于实施例：至少一个经加密的边带消息是使用高级加密标准加密来加密的；至少一个经加密的边带消息是使用具有密码块链接的高级加密标准加密来加密的；来自经解密的边带消息的用于确定有效性的所使用的信息是完整性校验模式；安全电路用于将经解密的边带消息的完整性校验模式与存储在安全电路的存储器中的完整性校验模式进行比较；完整性校验模式在至少一个经加密的边带消息的脚部部分中；和/或至少一个命令是以下之一：进入预引导、验证镜像、触发恢复、重新引导、关断、以及提供错误日志。

附加实施例包括但不限于一种方法，该方法包括：生成随机书；将所生成的随机数置入为消息的第一分组；在消息中的所生成的随机数之后插入至少一个命令；以完整性校验模式结束消息；以及对消息加密，以用于经由射频识别(rfid)设备进行边带传输。此外，以下一项或多项应用于实施例：随机数、至少一个命令和完整性校验模式各自都是64位的；完整性校验模式与存储在接收方设备中的完整性校验模式对应；至少一个命令是以下之一：进入预引导、验证镜像、触发恢复、重新引导、关断、以及提供错误日志；边带消息是使用高级加密标准加密来加密的；和/或边带消息是使用具有密码块链接的高级加密标准加密来加密的。

以下详述的附图提供用于实现上述内容的实施例的示例性架构和系统。在一些实施例中，上文所述的一个或多个硬件组件和/或指令如下文所详述地仿真，或实现为软件模块。

示例性寄存器架构

图11是根据本发明的一个实施例的寄存器架构1100的框图。在所图示的实施例中，有32个512位宽的向量寄存器1110；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖(overlay)在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。

写掩码寄存器1115——在所图示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器1115的尺寸是16位。如先前所述，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当将正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xffff，从而有效地禁止写掩蔽用于那条指令。

通用寄存器1125——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称rax、rbx、rcx、rdx、rbp、rsi、rdi、rsp以及r8到r15来引用。

标量浮点栈寄存器堆(x87栈)1145，在其上面重叠了mmx紧缩整数平坦寄存器堆1150——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用mmx寄存器来对64位紧缩整数数据执行操作，以及为在mmx与xmm寄存器之间执行的一些操作保存操作数。

本发明的替代实施例可以使用更宽的或更窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。

示例性核架构、处理器和计算机架构

处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)cpu，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与cpu分开的芯片上的协处理器；2)在与cpu相同的封装中但在分开的管芯上的协处理器；3)与cpu在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的cpu(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。

示例性核架构

有序和乱序核框图

图12a是图示根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图12b是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图12a-图12b中的实线框图示有序流水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。

在图12a中，处理器流水线1200包括取出级1202、长度解码级1204、解码级1206、分配级1208、重命名级1210、调度(也被称为分派或发布)级1212、寄存器读取/存储器读取级1214、执行级1216、写回/存储器写入级1218、异常处置级1222和提交级1224。

图12b示出处理器核1290，该处理器核1290包括前端单元1230，该前端单元1230耦合到执行引擎单元1250，并且前端单元1230和执行引擎单元1250两者都耦合到存储器单元1270。核1290可以是精简指令集计算(risc)核、复杂指令集计算(cisc)核、超长指令字(vliw)核、或混合或替代的核类型。作为又一选项，核1290可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(gpgpu)核、图形核，等等。

前端单元1230包括分支预测单元1232，该分支预测单元1232耦合到指令高速缓存单元1234，该指令高速缓存单元1234耦合到指令转换后备缓冲器(tlb)1236，该指令转换后备缓冲器1236耦合到指令取出单元1238，该指令取出单元1238耦合到解码单元1240。解码单元1240(或解码器)可对指令解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1240可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(pla)、微代码只读存储器(rom)等。在一个实施例中，核1290包括存储用于某些宏指令的微代码的微代码rom或其他介质(例如，在解码单元1240中，或以其他方式在前端单元1230内)。解码单元1240耦合到执行引擎单元1250中的重命名/分配器单元1252。

执行引擎单元1250包括重命名/分配器单元1252，该重命名/分配器单元1252耦合到引退单元1254和一个或多个调度器单元的集合1256。(多个)调度器单元1256表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元1256耦合到(多个)物理寄存器堆单元1258。(多个)物理寄存器堆单元1258中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元1258包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元1258由引退单元1254重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元1254和(多个)物理寄存器堆单元1258耦合到(多个)执行集群1260。(多个)执行集群1260包括一个或多个执行单元的集合1262以及一个或多个存储器访问单元的集合1264。执行单元1262可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元1256、(多个)物理寄存器堆单元1258和(多个)执行集群1260示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元1264的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。

存储器访问单元的集合1264耦合到存储器单元1270，该存储器单元1270包括数据tlb单元1272，该数据tlb单元1272耦合到数据高速缓存单元1274，该数据高速缓存单元1274耦合到第二级(l2)高速缓存单元1276。在一个示例性实施例中，存储器访问单元1264可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元1270中的数据tlb单元1272。指令高速缓存单元1234还耦合到存储器单元1270中的第二级(l2)高速缓存单元1276。l2高速缓存单元1276耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线1200：1)指令取出1238执行取出级1202和长度解码级1204；2)解码单元1240执行解码级1206；3)重命名/分配器单元1252执行分配级1208和重命名级1210；4)(多个)调度器单元1256执行调度级1212；5)(多个)物理寄存器堆单元1258和存储器单元1270执行寄存器读取/存储器读取级1214；执行集群1260执行执行级1216；6)存储器单元1270和(多个)物理寄存器堆单元1258执行写回/存储器写入级1218；7)各单元可牵涉到异常处置级1222；以及8)引退单元1254和(多个)物理寄存器堆单元1258执行提交级1224。

核1290可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的mips技术公司的mips指令集；加利福尼亚州桑尼维尔市的arm控股公司的arm指令集(具有诸如neon的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核1290包括用于支持紧缩数据指令集扩展(例如，avx1、avx2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如超线程化技术中的同时多线程化)。

尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据高速缓存单元1234/1274以及共享的l2高速缓存单元1276，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(l1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图13a-图13b图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器i/o接口和其他必要的i/o逻辑进行通信。

图13a是根据本发明的实施例的单个处理器核以及它至管芯上互连网络1302的连接及其第二级(l2)高速缓存的本地子集1304的框图。在一个实施例中，指令解码器1300支持具有紧缩数据指令集扩展的x86指令集。l1高速缓存1306允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1308和向量单元1310使用分开的寄存器集合(分别为标量寄存器1312和向量寄存器1314)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(l1)高速缓存1306读回，但是本发明的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。

l2高速缓存的本地子集1304是全局l2高速缓存的一部分，该全局l2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的l2高速缓存的本地子集1304的直接访问路径。由处理器核读取的数据被存储在其l2高速缓存子集1304中，并且可以与其他处理器核访问其自身的本地l2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的l2高速缓存子集1304中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、l2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。

图13b是根据本发明的实施例的图13a中的处理器核的一部分的展开图。图13b包括l1高速缓存1304的l1数据高速缓存1306a部分，以及关于向量单元1310和向量寄存器1314的更多细节。具体地，向量单元1310是16宽向量处理单元(vpu)(见16宽alu1328)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该vpu通过混合单元1320支持对寄存器输入的混合，通过数值转换单元1322a-b支持数值转换，并且通过复制单元1324支持对存储器输入的复制。写掩码寄存器1326允许预测所得的向量写入。

图14是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器1400的框图。图14中的实线框图示具有单个核1402a、系统代理1410、一个或多个总线控制器单元的集合1416的处理器1400，而虚线框的任选增加图示具有多个核1402a-n、系统代理单元1410中的一个或多个集成存储器控制器单元的集合1414以及专用逻辑1408的替代处理器1400。

因此，处理器1400的不同实现可包括：1)cpu，其中专用逻辑1408是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1402a-n是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核1402a-n是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核1402a-n是大量通用有序核。因此，处理器1400可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、gpgpu(通用图形处理单元)、高吞吐量的集成众核(mic)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器1400可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，bicmos、cmos、或nmos)中的任何技术被实现在一个或多个基板上。

存储器层次结构包括核内的一个或多个级别的高速缓存1404a-n、一个或多个共享高速缓存单元的集合1406、以及耦合到集成存储器控制器单元的集合1414的外部存储器(未示出)。共享高速缓存单元的集合1406可包括一个或多个中间级别的高速缓存，诸如，第二级(l2)、第三级(l3)、第四级(l4)或其他级别的高速缓存、末级高速缓存(llc)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元1412将集成图形逻辑1408、共享高速缓存单元的集合1406以及系统代理单元1410/(多个)集成存储器控制器单元1414互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元1406与核1402a-n之间维持一致性。

在一些实施例中，一个或多个核1402a-n能够实现多线程化。系统代理1410包括协调和操作核1402a-n的那些部件。系统代理单元1410可包括例如功率控制单元(pcu)和显示单元。pcu可以是对核1402a-n以及集成图形逻辑1408的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。

核1402a-n在架构指令集方面可以是同构的或异构的；即，核1402a-n中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图15-18是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持pc、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(dsp)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。

现在参考图15，所示出的是根据本发明一个实施例的系统1500的框图。系统1500可以包括一个或多个处理器1510、1515，这些处理器耦合到控制器中枢1520。在一个实施例中，控制器中枢1520包括图形存储器控制器中枢(gmch)1590和输入/输出中枢(ioh)1550(其可以在分开的芯片上)；gmch1590包括存储器和图形控制器，存储器1540和协处理器1545耦合到该存储器和图形控制器；ioh1550将输入/输出(i/o)设备1560耦合到gmch1590。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器1540和协处理器1545直接耦合到处理器1510，并且控制器中枢1520与ioh1550处于单个芯片中。

附加的处理器1515的任选性在图15中通过虚线来表示。每一处理器1510、1515可包括本文中描述的处理核中的一个或多个，并且可以是处理器1400的某一版本。

存储器1540可以是例如动态随机存取存储器(dram)、相变存储器(pcm)或这两者的组合。对于至少一个实施例，控制器中枢1520经由诸如前端总线(fsb)之类的多分支总线、诸如快速路径互连(qpi)之类的点对点接口、或者类似的连接1595来与(多个)处理器1510、1515进行通信。

在一个实施例中，协处理器1545是专用处理器，诸如例如，高吞吐量mic处理器、网络或通信处理器、压缩引擎、图形处理器、gpgpu、嵌入式处理器，等等。在一个实施例中，控制器中枢1520可以包括集成图形加速器。

在物理资源1510、1515之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。

在一个实施例中，处理器1510执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器1510将这些协处理器指令识别为具有应当由附连的协处理器1545执行的类型。因此，处理器1510在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1545。(多个)协处理器1545接受并执行所接收的协处理器指令。

现在参见图16，所示出的是根据本发明的实施例的第一更具体的示例性系统1600的框图。如图16中所示，多处理器系统1600是点对点互连系统，并且包括经由点对点互连1650耦合的第一处理器1670和第二处理器1680。处理器1670和1680中的每一个都可以是处理器1400的某一版本。在本发明的一个实施例中，处理器1670和1680分别是处理器1610和1615，而协处理器1638是协处理器1545。在另一实施例中，处理器1670和1680分别是处理器1510和协处理器1545。

处理器1670和1680示出为分别包括集成存储器控制器(imc)单元1672和1682。处理器1670还包括作为其总线控制器单元的一部分的点对点(p-p)接口1676和1678；类似地，第二处理器1680包括p-p接口1686和1688。处理器1670、1680可以经由使用点对点(p-p)接口电路1678、1688的p-p接口1650来交换信息。如图16中所示，imc1672和1682将处理器耦合到相应的存储器，即存储器1632和存储器1634，这些存储器可以是本地附连到相应处理器的主存储器的部分。

处理器1670、1680可各自经由使用点对点接口电路1676、1694、1686、1698的各个p-p接口1652、1654来与芯片组1690交换信息。芯片组1690可以任选地经由高性能接口1639来与协处理器1638交换信息。在一个实施例中，协处理器1638是专用处理器，诸如例如，高吞吐量mic处理器、网络或通信处理器、压缩引擎、图形处理器、gpgpu、嵌入式处理器，等等。

共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由p-p互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。

芯片组1690可以经由接口1696耦合到第一总线1616。在一个实施例中，第一总线1616可以是外围部件互连(pci)总线或诸如pci快速总线或另一第三代i/o互连总线之类的总线，但是本发明的范围不限于此。

如图16中所示，各种i/o设备1614可连同总线桥1618一起耦合到第一总线1616，该总线桥1618将第一总线1616耦合到第二总线1620。在一个实施例中，诸如协处理器、高吞吐量mic处理器、gpgpu、加速器(诸如例如，图形加速器或数字信号处理(dsp)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1615耦合到第一总线1616。在一个实施例中，第二总线1620可以是低引脚数(lpc)总线。在一个实施例中，各种设备可耦合到第二总线1620，这些设备包括例如键盘和/或鼠标1622、通信设备1627以及存储单元1628，该存储单元1628诸如可包括指令/代码和数据1630的盘驱动器或者其他大容量存储设备。此外，音频i/o1624可以被耦合到第二总线1620。注意，其他架构是可能的。例如，代替图16的点对点架构，系统可以实现多分支总线或其他此类架构。

现在参考图17，示出的是根据本发明的实施例的第二更具体的示例性系统1700的框图。图16和17中的类似元件使用类似的附图标记，并且从图17中省略了图16的某些方面以避免混淆图17的其他方面。

图17图示处理器1670、1680可分别包括集成存储器和i/o控制逻辑(“cl”)1672和1682。因此，cl1672、1682包括集成存储器控制器单元，并包括i/o控制逻辑。图17图示不仅存储器1632、1634耦合到cl1672、1682，而且i/o设备1714也耦合到控制逻辑1672、1682。传统i/o设备1715被耦合到芯片组1690。

现在参考图18，示出的是根据本发明的实施例的soc1800的框图。图14中的类似要素使用类似的附图标记。另外，虚线框是更先进的soc上的任选的特征。在图18中，(多个)互连单元1802被耦合到：应用处理器1810，其包括一个或多个核的集合1402a-n的集合、高速缓存1404a-n以及(多个)共享高速缓存单元1406；系统代理单元1410；(多个)总线控制器单元1416；(多个)集成存储器控制器单元1414；一个或多个协处理器的集合1820，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(sram)单元1830；直接存储器访问(dma)单元1832；以及用于耦合到一个或多个外部显示器的显示单元1840。在一个实施例中，(多个)协处理器1820包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、gpgpu、高吞吐量mic处理器、或嵌入式处理器，等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如，图16中图示的代码1630)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(dsp)、微控制器、专用集成电路(asic)或微处理器。

程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“ip核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(cd-rom)、可重写紧致盘(cd-rw)以及磁光盘；半导体器件，诸如，只读存储器(rom)、诸如动态随机存取存储器(dram)和静态随机存取存储器(sram)的随机存取存储器(ram)、可擦除可编程只读存储器(eprom)、闪存、电可擦除可编程只读存储器(eeprom)；相变存储器(pcm)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。

因此，本发明的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(hdl)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图19是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图19示出可使用x86编译器1904来编译高级语言1902形式的程序，以生成可由具有至少一个x86指令集核的处理器1916原生执行的x86二进制代码1906。具有至少一个x86指令集核的处理器1916表示通过兼容地执行或以其他方式执行以下各项来执行与具有至少一个x86指令集核英特尔处理器基本相同的功能的任何处理器：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器1904表示可操作用于生成x86二进制代码1906(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器1916上执行。类似地，图19示出可以使用替代的指令集编译器1908来编译高级语言1902形式的程序，以生成可以由不具有至少一个x86指令集核的处理器1914(例如，具有执行加利福尼亚州桑尼维尔市的mips技术公司的mips指令集、和/或执行加利福尼亚州桑尼维尔市的arm控股公司的arm指令集的核的处理器)原生执行的替代的指令集二进制代码1910。指令转换器1912用于将x86二进制代码1906转换成可以由不具有x86指令集核的处理器1914原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码1910相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器1912通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码1906的软件、固件、硬件或其组合。