本发明属于安全测控技术的技术领域，具体地说，涉及一种基于FPGA的多音调频信号解调方法。
背景技术：
多音调频最核心的思想就是多音编码调频,NASA提出选择7个正弦载波,输出为2路载波的和信号,所以输入可以为进制数据。由于和信号的幅度随时间变化,瞬时功率不固定,所以NASA采用二级调制,和信号再对射频载波调频。多音调频编码逻辑单元将指令代号编码成为一帧一帧的多音调频,每帧长度为11个字母,其中9个字母为地址字,另外2个为指令字。为了便于字母同步,规定在字母与字母之间插入一段空隙。传统的解调方式分为：非相干解调和相干解调。
非相干解调的流程为：首先对等幅的调频波求导，使获得的信号变成调幅调频波，即AM-FM波，此过程称作鉴频，鉴频使得调制信号的变化规律反映到包络上。而后对AM-FM进行平方根升余弦低通滤波，得到其低频包络信号m(t)，此过程即为包络检波。
从波包络中提取调制信号和直流分量。利用低通滤波器，滤除信号中直流分量，最终得到FM调制之前的基带信号。
相干解调的流程为:FM调制信号首先经过带通滤波器，滤除多余频率分量，然后利用乘法器输入一路与载频相干的参考信号，与经过带通滤波器的调制信号相乘，最后利用低通滤波器滤除高频分量，得到原始信号。
实现相干解调的关键是接收端要恢复出一个与调制载波严格同步的相干载波，否则将使解调信号失真。实际的安控系统中，接收到的信号由于发射端的载波不稳定或者接收端的本地振荡信号不稳定，飞行器高速飞行产生的多普勒效应，都会使载波发生载波频率偏移。接收机无法确定接收到的调制信号的载频，无法产生同频同相的本地载波，频偏严重时会发生解码错误，不能正确接收指令。
技术实现要素：
针对现有技术中上述的不足，本发明提供一种基于FPGA的多音调频信号解调方法，本方法更简单，提高了系统集成度和可靠性。
为了达到上述目的，本发明采用的解决方案是：一种基于FPGA的多音调频信号解调方法，包括以下步骤：
S1、将多音调频模拟信信号转化为数字信号；
S2、在FPGA中进行多音调频数字中频信号下变频；
S3、在FPGA中进行抽样，降低信号数据速率；
S4、在FPGA中进行多普勒频偏矫正；
S5、在FPGA中通过低通滤波器滤除无关分量；
S6、在FPGA中通过频谱分析完成对导频和单音的检测，提取有效信号，从而实现多音调频信号的解调。
进一步地，步骤S1中，通过A/D转换芯片AD9626进行采样，将载波频率为70MHz的模拟中频多音调频的已调信号转换为12bits多音调频数字信号，然后输入ALTERRA的芯片中进行后续数字处理。
进一步地，步骤S2中，通过本地振荡器产生频率为70MHz的混频信号cos(2πft)，其中f＝70MHz；将载波频率为70MHz的中频信号和本地振荡器产生的信号混频，实现下变频。
进一步地，步骤S3中，将所有单音周期的最小公倍数的整数倍作为一个码元符号的长度，并且作为该组多音组合信号的周期。
进一步地，步骤S4中，通过快速傅里叶变换获得频偏位置，再通过混频的方式完成多普勒频偏矫正。
进一步地，通过步骤S2中的载波粗同步和步骤S4的载波精同步联合完成载波的同步，步骤S2的粗同步以大步进的方式实现信号从较高频率搬移至较低频率。
进一步地，步骤S5中，在FPGA中通过使用超前滞后的方式来实现码元符号的同步。
本发明的有益效果是，本发明针对多音调频调制特点，提出了一种全新的基于现场可编程门阵列的数字多音调频信号解调方法，即利用FPGA处理数字信号的特点，处理多音调频数字中频信号，解调出数字基带信号，替代模拟电路的各个模块解调过程，从而提高系统集成度和可靠性，减少外界干扰，以及有效降低设备开发成本。
附图说明
图1为常规多音调频非相干解调过程框图。
图2为常规多音调频相干解调过程框图。
图3为多音调频解调发送端。
图4为多音调频解调接收端。
图5为基于FPGA的数字多音调频解调原理框图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
以下结合附图对本发明作进一步描述：
参照附图1-附图5，本发明提供一种基于FPGA的多音调频信号解调方法，包括以下步骤：
S1、将多音调频模拟信信号转化为数字信号；通过A/D转换芯片AD9626进行采样，将载波频率为70MHz的模拟中频多音调频的已调信号转换为12bits多音调频数字信号，然后输入ALTERRA的芯片中进行后续数字处理。
S2、在FPGA中进行多音调频数字中频信号下变频；过本地振荡器产生频率为70MHz的混频信号cos(2πft)，其中f＝70MHz；将载波频率为70MHz的中频信号和本地振荡器产生的信号混频，实现下变频。
S3、在FPGA中进行抽样，降低信号数据速率；将所有单音周期的最小公倍数的整数倍作为一个码元符号的长度，并且作为该组多音组合信号的周期。采样频率和快速傅里叶的点数共同决定了频谱分辨率，也即是确定了采样周期，影响着信号解调时快速傅里叶变换的频谱泄露程度。为了抑制频谱泄露，在一组单音信号的周期已经固定的情况下，选择采样频率和快速傅里叶变换的点数需要满足一定的关系，同时由于采样频率和快速傅里叶变换的点数直接决定了频谱的分辨率，在实际工程中常常需要考虑分辨率的大小。通过上述说明可知对中频数字信号进行抽样不仅仅是考虑到实际工程中处理硬件的性能限制，也是为更精确地获取已调信号中所携带的信息。
S4、在FPGA中进行多普勒频偏矫正；由于物理器件的影响和传输过程中的频率偏移，使得经过下变频的信号的中心频率并未移至零频，为避免多普勒效应所带来的解调干扰，故选择在完成抽样后进行多普勒频偏矫正。多普勒矫正的精度受到FFT频谱分辨率的制约。首先通过快速傅里叶变换获得频偏位置，再通过混频的方式完成多普勒频偏矫正。
S5、在FPGA中通过低通滤波器滤除无关分量；根据多音调频信号所选取的单音频率范围，将低通滤波器的截止带宽设置在一个合理的范围，在保留有效信息的同时尽可能滤除高频和镜像分量。
S6、在FPGA中通过频谱分析完成对导频和单音的检测，提取有效信号，从而实现多音调频信号的解调；经过了多普勒频偏矫正的的等效基带信号在通过低通滤波器后便可进行导频和单音的检测，由于导频的频率是固定的，单音的频率也是已知范围的，通过计算可得导频所对应的快速傅里叶变换结果的点数，同理可得所有单音所对应的快速傅里叶变换结果的点数。通过对一定范围的快速傅里叶变换结果的点数所对应的幅度值进行对比便可获得信号所包含的频率点，为后续的对比判决提供数据来源。
本实施例中，步骤2的载波粗同步和步骤4的载波精同步联合完成了载波的同步，同传统的载波同步方式相比实现更为简单，结果更为精确。步骤2的粗同步以大步进的方式实现信号从较高频率搬移至较低频率，较高频率在70MHz附近，较低频率在零频附近。在经过抽取滤波后，数据采样率降低，设置相对较少的FFT点数便可获得较高的分辨率，较高的分辨率保证了多普勒频谱矫正的效果。计算步骤为：
(1)若输入信号S为中频输入信号，即
S＝A cos(2π(fc+Δf)t+β1sin(2πf1t)+β2sin(2πf2t)...+βn-1sin(2πfn-1t)+βnsin(2πfnt))
其中|Δf|＜fd，fd为多普勒频偏的最大值；
下变频的混频信号为：
Sh＝cos(2πfct)
经过下变频后的低频分量：
Sl＝cos(2πΔft+β1sin(2πf1t)+β2sin(2πf2t)...+βn-1sin(2πfn-1t)+βnsin(2πfnt))
经过多普勒频偏矫正后的低频分量：
Sf_cos＝cos(β1sin(2πf1t)+β2sin(2πf2t)...+βn-1sin(2πfn-1t)+βnsin(2πfnt))
Sf_sin＝sin(β1sin(2πf1t)+β2sin(2πf2t)...+βn-1sin(2πfn-1t)+βnsin(2πfnt))
至此变完成了载波的同步，得到等效基带信号。
本实施例中，在步骤S5中，在FPGA中通过使用超前滞后的方式来实现码元符号的同步。根据多音调频信号的调制原理及携带信息的方式，在进行码元符号同步时无需精准同步，但要求误差控制在合理的范围，经过分析，仿真得出允许的最大误差为1/4个码元符号，故采取超前滞后的方式使来进行码元符号同步，足以保证单音检测的正确性。
本实施例中，在步骤S1中，在数字通信系统中，根据奈奎斯特(Niquist)准则，采样频率一般都要大于信号带宽的2倍。设定A/D的采样频率为fs，满足如下条件：
其中，M＝1,2,...…,fs≥2B；
通过A/D转换芯片AD9626进行采样，将载波频率为70MHz的模拟中频多音调频已调信号转换为12bits多音调频数字信号，然后输入ALTERRA的芯片中进行后续数字处理。
本实施例中，在步骤S2中，具体步骤如下：
输入信号S为中频信号，即
S＝A cos(2π(fc+Δf)t+β1sin(2πf1t)+β2sin(2πf2t)...+βn-1sin(2πfn-1t)+βnsin(2πfnt))
其中，|Δf|＜fd，fd为多普勒频偏的最大值；
下变频的混频信号为：
Sm＝cos(2πfct)
用乘法器将S和Sm相乘，实现下变频。
经过下变频后的低频分量为：
Sl＝cos(2πΔft+β1sin(2πf1t)+β2sin(2πf2t)...+βn-1sin(2πfn-1t)+βnsin(2πfnt))
经过下变频的信号存在多普勒频谱，为了获取较高精度的频偏量需要先进行降速处理。
本实施例中，在步骤S3中，抽取后采样速率＝抽取前采样速率/抽取倍数。
抽取滤波器的类型主要有积分梳状滤波器和半带滤波器，根据需求可结合使用，如需要25倍抽取，则可使用两个5倍抽取的CIC级联实现；如需要32倍抽取，则可使用两个5倍抽取的CIC级联实现五个HBF级联实现；如需要40倍抽取，则可使用一个5倍抽取的CIC和三个HBF级联实现。
本实施例中，在步骤S4中，具体的：
Sl＝cos(2πΔft+β1sin(2πf1t)+β2sin(2πf2t)...+βn-1sin(2πfn-1t)+βnsin(2πfnt))
上式中的△f代表多普勒频偏量，可通过FFT获取其偏移量。
矫正多普勒频偏采用混频的方式：
SQ＝cos(2πΔft)
SQ＝sin(2πΔft)
SIR＝Sl·SI
SQI＝Sl·SQ
将SIR，SQI分别送入低通滤波器，滤除带外噪声和高频镜像分量。
低频滤波器的截止频率应大于最大侧音频率，同时应保证最大程度地滤除无关分量和镜像分量。
数字的低通滤波器有两种实现形式，即有限长单位冲激响应(Finite Impulse Response，FIR)数字滤波器和无限脉冲响应(Infinite Impulse Response，IIR)数字滤波器，FIR数字滤波器和IIR数字滤波器相比，有很多优点，如线性相位和稳定性等特点，以及设计相对比较成熟，因此采用FIR数字滤波器实现低通滤波。
完成多普勒频偏矫正并通过数字低通滤波器的的信号为:
Sf_cos＝cos(β1sin(2πf1t)+β2sin(2πf2t)...+βn-1sin(2πfn-1t)+βnsin(2πfnt))
Sf_sin＝sin(β1sin(2πf1t)+β2sin(2πf2t)...+βn-1sin(2πfn-1t)+βnsin(2πfnt))
分别对Sf_cos和Sf_sin进行超前滞后同步，用于同步的级数和超前滞后的点数依据精度要求进行设置。
将Sf_cos和Sf_sin进行频谱分析来进行单音检测。
通过FFT检测得到的结果为单音所对应的FFT频点，对其进行换算即可得到对应的单音频率，换算公式如下：
单音频率＝FFT频点/FFT总点数*采样率。
例如检测获取的FFT频点为38，FFT总点数为16384，采样率为1.6384MHz，那么对应的单音频率为38/16384*1638400＝3800Hz。
在解调过程中，本地振荡器、乘法器、低通滤波器、数据延迟缓存和FFT均通过FPGA中IP核生成实现。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。