技术特征:
技术总结
本发明公开了基于FPGA的QR31码译码方法,包括以下步骤:S10,数据选择模块将接收码字转换成三种不同码字;S20,分别送入三条流水线中进行并行译码;S30,数据选择模块根据译码情况最后输出译码结果;所述S20中,三条并行流水线均包含两个步骤,每个步骤均包含两个单元:校验子检查单元和纠错单元,其中,所述校验子检查单元用于产生一系列不同的校验子,并且检查这些校验子是否满足译码条件;纠错单元接收来自校验子检查单元的指示序列,决定是否触发译码。本发明通过将整个译码过程分解为独立的三路译码过程,实现高速的并行译码。
技术研发人员:黄继业;刘鹏;谢尚港;张新球;周涛
受保护的技术使用者:杭州电子科技大学
技术研发日:2018.12.25
技术公布日:2019.05.21