一种基于FPGA的QR31码译码方法与流程
本发明属于信道纠错码领域，涉及一种基于fpga的qr码译码方法。
背景技术：
近年来，物联网和车联网等技术逐步兴起，这些技术的应用场景中，无线信道中的指令数据包长度较短，可靠性要求很高，因此迫切需要一种适用于短帧长通信业务的纠错编码。qr码(quadraticresiduecode，平方剩余码)作为一种高效的短码纠错码，因其最小汉明距离很大，有很强的纠错能力，因而在短帧通讯领域中被采用。在实际应用中，往往利用qr码的循环特性，采用cpu译码方法，由于软件的顺序执行特点，在速度上有一定的限制。
技术实现要素：
本发明针对现有技术的不足，提出一种基于fpga的qr31码译码方法，通过将整个译码过程分解为独立的三路译码过程，实现高速的并行译码。
所谓qr31码，即指码长为31位，数据长为16位，最小汉明距离为7的qr码，在一些文献中也记为(31,16,7)qr码。
为实现上述目的，本发明的技术方案为一种基于fpga的qr码译码方法，包括以下步骤：
s10，数据选择模块将接收码字转换成三种不同码字；
s20，分别送入三条流水线中进行并行译码；
s30，数据选择模块根据译码情况最后输出译码结果；
所述s20中，三条并行流水线均包含两个步骤，每个步骤均包含两个单元：校验子检查单元和纠错单元，其中，所述校验子检查单元用于产生一系列不同的校验子，并且检查这些校验子是否满足译码条件；纠错单元接收来自校验子检查单元的指示序列，决定是否触发译码。
优选地，在所述s10中三种不同码字分别为，原码字r，原码字r循环左移15位产生的码字cr，原码字第15位取反得到的码字nr。
优选地，在所述s20中，三条并行流水线均包括以下两个步骤，
s21，产生接收码字的校验子s，并对错误全在校验位的情况进行纠错；
s22，产生16种校验子，纠正信息位中有1位错误的情况。
优选地，所述校验子检查单元包括，校验子计算模块，重量计算模块，指示序列生成模块。
优选地，所述校验子计算模块，用于生成一系列校验子，对于s21，该单元产生校验子
优选地，所述重量计算模块，用于对前级生成的各种校验子进行重量计算，进而确定各种校验子是否满足译码条件，为生成指示序列做准备，对于s21，译码条件为s的重量w(s)≤3,对于s22，译码条件为w(s∧sm，i)≤2。
优选地，所述指示序列生成模块，根据重量计算结果生成一个指示序列，用以驱动纠错单元，其每位指示相应的校验子重量是否满足解码条件，满足置1，不满足置0。
优选地，所述纠错单元包括：触发模块和译码模块。
优选地，所述触发模块，同时接收来自校验子检查单元的指示序列和来自前级的译码结果信号，根据其逻辑关系给触发信号赋值，用于触发译码电路。
优选地，所述译码模块，根据触发信号，启动或停止译码电路，用于译码的错误位置信息包含在指示序列当中，将待译码的码字和指示序列异或即可得到正确码字。
本发明的有益效果如下：
将原本只能顺序执行的三种码字情况拆分成三种不同的情况，同时送入三路流水线中，实现了并行译码。基于流水线的设计，可以有效提高系统运行频率，大大提高译码速度。
附图说明
图1为本发明实施例的基于fpga的qr码译码方法的步骤流程图；
图2为本发明一个实施例的硬件顶层结构；
图3为本发明一个实施例的s21校验子检查单元硬件结构；
图4为本发明一个实施例的s21纠错单元硬件结构；
图5为本发明一个实施例的s22校验子检查单元硬件结构；
图6为本发明一个实施例的s22纠错检查单元硬件结构；
图7为本发明一个实施例的流水线2中s22纠错检查单元硬件结构。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
相反，本发明涵盖任何由权利要求定义的在本发明的精髓和范围上做的替代、修改、等效方法以及方案。进一步，为了使公众对本发明有更好的了解，在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。
参见图1，为本发明实施例的步骤流程图，本发明的技术方案为基于fpga的qr码译码方法，包括以下步骤：
s10，数据选择模块将接收码字转换成三种不同码字；
s20，分别送入三条流水线中进行并行译码；
s30，数据选择模块根据译码情况最后输出译码结果；
s20中，三条并行流水线均包含两个步骤，每个步骤均包含两个单元：校验子检查单元和纠错单元，其中，所述校验子检查单元用于产生一系列不同的校验子，并且检查这些校验子是否满足译码条件；纠错单元接收来自校验子检查单元的指示序列，决定是否触发译码。
具体实施例中，在s10中三种不同码字分别为，原码字r，原码字r循环左移15位产生的码字cr，原码字第15位取反得到的码字nr。
s20中，三条并行流水线均包括以下两个步骤，
s21，产生接收码字的校验子s，并对错误全在校验位的情况进行纠错；
s22，产生16种校验子，纠正信息位中有1位错误的情况。
校验子检查单元包括，校验子计算模块s201，重量计算模块s202，指示序列生成模块s203。校验子检查单元用于生成一系列校验子，对于s21，该单元产生校验子
重量计算模块s202，用于对前级生成的各种校验子进行重量计算，进而确定各种校验子是否满足译码条件，为生成指示序列做准备，对于s21，译码条件为s的重量w(s)≤3,对于s22，译码条件为w(s∧sm，i)≤2。
指示序列生成模块s203，根据重量计算结果生成一个指示序列，用以驱动纠错单元，其每位指示相应的校验子重量是否满足解码条件，满足置1，不满足置0。
纠错单元包括：触发模块s301和译码模块s302。
触发模块s301，同时接收来自校验子检查单元的指示序列和来自前级的译码结果信号，根据其逻辑关系给触发信号赋值，用于触发译码电路。
译码模块s302，根据触发信号，启动或停止译码电路，用于译码的错误位置信息包含在指示序列当中，将待译码的码字和指示序列异或即可得到正确码字。
其顶层模块架构如图2所示，该架构包括：
码字转换模块s101将接收到的31位长的码字转换成三种不同码字。
一般的，码字转换模块将接收码字分别转换为原码字r，原码字r循环左移15位产生的码字cr，原码字第15位(最低位为第0位)取反得到的码字nr，分别送入流水线1s102，流水线2s103，流水线3s104中。
码字选择模块s105将三条流水线中译码完成指示信号switch置1的那条流水线作为译码输出：对于流水线1s102、流水线3s104截取其输出的高16位作为译码结果，对于流水线2s103，将其输出循环左移16位后再截取其高16位作为译码输出结果。
下面具体介绍各流水线模块的组成。
各条流水线都包括两个步骤，s21，产生接收码字的校验子s，并对错误全在校验位的情况进行纠错。s22，产生16种校验子，纠正信息位中有1位错误的情况。
进一步的，每个步骤包含两个单元：校验子检查单元和纠错单元。校验子检查单元又有三个部分，校验子计算模块s201，重量计算模块s202，指示序列生成模块s203。
具体的，因为图2中s102的流水线1和s104的流水线3的结构完全相同，下面结合图示，给出它们的具体硬件结构。
对于s21，校验子检查单元结构如图3所示，按公式
对于s21，其纠错单元如图4所示，指示序列传入触发模块s301，译码触发条件为sequence＝＝1，同时switch置1，反之switch置0。由于步骤1仅仅对校验位进行译码，所以不论switch信号是否为1，都直接传递前级码字。
对于s22，校验子检查单元结构如图5所示，校验子计算模块s201通过s21传来的s，通过异或运算，产生
对于s22，其纠错单元结构如图6所示，触发模块s301的译码触发逻辑为前级switch＝＝0且sequence中有1。当该逻辑为真时switch置1，并且触发译码模块s302进行译码，反之，switch信号传递前级switch值。当触发译码时，译码模块s302直接将前级codeword与sequence异或即可，反之，不触发纠错，直接传递前级codeword。
可以看出，流水线1s102、流水线3s104仅仅对信息位进行纠错，而不对校验位进行纠错。对于流水线2s103，由于需要将输出码字循环左移16位，所以对其信息位和校验位都要纠错。
除s22的纠错单元部分，流水线2s104的结构和流水线1s102、流水线3s104完全相同，下面针对流水线2s104的步骤s22的纠错单元进行介绍。如图7所示，纠错单元中触发模块s301和前述完全相同，译码模块s302中信息位纠错方法和前述完全相同，而校验位纠错方法为rp∧s∧sm，i,其中w(s∧sm，i)≤2，i＝0，1，…，15。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
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