基于百兆以太网口的总线聚合系统的制作方法

本发明属于通信技术领域，更进一步涉及一种总线聚合系统，可用于数据传输。

背景技术：

现有的技术数据传输一般用于单个以太网口的数据传输，在涉及多个网口的数据传输时会浪费较多的资源，用资源换取传输速率。因此将多个以太网口进行汇聚是非常必要的。随着通信技术的发展，对以太网口的接收速率和资源利用率提出了更高的要求。

北京华环电子股份有限公司在申请的专利文献“实现sdh汇聚和以太网汇聚的双总线系统”(申请号200910076090.1，申请公开号cn101459486a，公开日为2009.06.17)中提出了一种sdh汇聚和以太网汇聚的双总线系统，包括以太网总线、sdh总线、sdh汇聚单元、以太网汇聚单元、多种业务支路单元，可以同时实现sdh和以太网业务的汇聚，此系统的优点在于，能提供各种业务的接入、汇聚，汇聚容量大、配置灵活、可扩展性强，可以有效节省汇聚节点的业务端口、降低网络成本、提高网络性能。但是此系统仍然存在一定的缺陷，其一，此系统只是涉及最多两个以太网业务总线的汇聚，不能进行十个甚至几十个以太网业务总线的汇聚；其二，由于此系统是通过交换机进行数据交换完成太网汇聚，不仅会降低数据处理速率，而且加大了资源的占用比例；其三，此系统只是提供了以太网汇聚的方法，但是没有提出用户侧数据解汇聚的方法，这会导致用户侧接收时数据混乱，不能正确地完成既定的数据传输任务。

技术实现要素：

本发明目的在于克服上述现有技术的不足，提出了一种基于百兆以太网口的总线聚合系统，以降低资源的占用比例，提高数据的处理速率，实现对十个甚至几十个以太网业务总线的汇聚，保证正确高效地完成数据的传输工作。

为实现上述目的，本发明基于百兆网口的总线聚合系统，包括百兆以太网phy芯片、接收装置和发送装置，接收装置接收来自百兆以太网phy芯片的百兆速率数据，发送装置将数据发送至百兆以太网phy芯片，其特征在于：

所述接收装置包括：

10个百兆以太网phy接收模块，用于对接收到的百兆以太网phy芯片的百兆速率数据，进行位宽转换和跨时钟域处理，并将处理后的数据传输至总线汇聚模块；

总线汇聚模块，用于对接收到的10个百兆以太网phy接收模块的10路数据，通过分时隙传输的方式进行总线聚合，并添加每路数据的标志位，最后将聚合后的1路数据和标志位一起传输至接收方千兆以太网mac核；

接收方千兆以太网mac核，用于对接收到的总线汇聚模块的1路数据和标志位，进行位宽转换和跨时钟域处理，并将处理后的数据和标志位传输至发送方千兆以太网mac核；

所述发送装置包括：

发送方千兆以太网mac核，用于对接收到的接收方千兆以太网mac核的1路数据和标志位，进行位宽转换和跨时钟域处理，并将处理后的数据和标志位传输至总线解汇聚模块；

总线解汇聚模块，用于对接收到的发送方千兆以太网mac核的数据，按照标志位将数据发送到对应的输出处理缓存模块；

10个输出处理缓存模块，其10个以太网phy发送模块一一对应，用于对接收到的总线解汇聚模块的数据进行存储，在存完一帧之后，将数据输出至对应的百兆以太网phy发送模块；

10个百兆以太网phy发送模块，用于对接收到的输出处理缓存的数据，进行位宽转换和跨时钟域处理，并将处理后的数据传输至百兆以太网phy芯片。

本发明与现有技术相比，具有以下优点：

第一，由于本发明将10个百兆网口的数据进行汇聚，有效地克服了现有技术中百兆网口传输速率低的问题，提高了数据传输速率。

第二，由于本发明将10个百兆网口的数据进行汇聚，将资源进行了整合和重新分配，提高了资源利用率，更加节省资源。

第三，由于本发明利用双存储器ram对数据进行缓存处理，有效地提高了缓存的读写效率，可以极大地提高数据的处理速率。

附图说明

图1为本发明的整体结构框图；

图2为本发明接收装置中每一路百兆以太网phy接收模块的结构框图；

图3为本发明发送装置中每一个输出处理缓存模块的结构框图；

图4为本发明发送装置中每一路百兆以太网phy发送模块的结构框图。

具体实施方式

下面结合附图对本发明做详细描述。

参照图1，本发明基于百兆网口的总线聚合系统，包括百兆以太网phy芯片1、接收装置2和发送装置3。百兆以太网phy芯片1、接收装置2和发送装置3依次相连。接收装置2将百兆以太网phy芯片1输出的10路百兆速率数据汇聚成1路千兆速率数据，再将汇聚后的数据发送至发送装置3；发送装置3将接收装置2输出的1路千兆速率数据解汇聚成10路百兆速率数据，再将这10路百兆速率数据发送至百兆以太网phy芯片1，完成数据的传输工作。

所述百兆以太网phy芯片1，采用的但不限于型号为marvell-88e1111芯片，负责接收和发送模拟/数字信号。在接收时先将接收到的模拟信号进行解调和转换成数字信号，最后将数字信号发送给接收装置2；在发送时接收发送装置3输出的数字信号，并将数字信号进行调制和转换成模拟信号，最后将模拟信号输出。

所述接收装置2，包括10个百兆以太网phy接收模块21、总线汇聚模块22和接收方千兆以太网mac核23。10个百兆以太网phy接收模块21、总线汇聚模块22、接收方千兆以太网mac核23依次连接。10个百兆以太网phy接收模块21接收来自百兆以太网phy芯片1的10路百兆速率数据，并进行位宽转换和跨时钟域处理，最后将处理后的10路百兆速率数据发送至总线汇聚模块22；总线汇聚模块22将接收到的10路百兆速率数据汇聚成1路千兆速率数据并生成标志位，最后发送至接收方千兆以太网mac核23；接收方千兆以太网mac核23对接收到的1路千兆速率数据和标志位进行位宽转换和跨时钟域处理，并将处理后的数据发送至发送装置3。

所述发送装置3，包括发送方千兆以太网mac核31，总线解汇聚模块32，10个输出处理缓存模块33，10个百兆以太网phy发送模块34。发送方千兆以太网mac核31、总线解汇聚模块32、10个输出处理缓存模块33和10个百兆以太网phy发送模块34依次连接。发送方千兆以太网mac核31接收来自接收装置2的1路千兆速率数据和标志位，并进行位宽转换和跨时钟域处理，最后将处理后的数据发送到总线解汇聚模块32；总线解汇聚模块32根据标志位将数据发送到对应的输出处理缓存模块33；10个输出处理缓存模块33对10路百兆速率数据进行缓存，并将缓存后的10路百兆速率数据输出到10个百兆以太网phy发送模块34；10个百兆以太网phy发送模块34对10路百兆速率数据进行位宽转换和跨时钟域处理，并将处理后的数据发送到百兆以太网phy芯片1。

参照图2，每个百兆以太网phy接收模块21，包括百兆数据接收子模块211和百兆数据接收处理子模块212。百兆数据接收子模块211接收4bits位宽，时钟频率为25mhz的数据；百兆数据接收处理子模块212对接收到的数据进行位宽转换和跨时钟域处理，得到数据位宽为8bits，时钟频率12.5mhz的处理后数据，并将处理后的数据发送到总线汇聚模块22。

总线汇聚模块22，包括时隙处理子模块221和数据发送子模块222。时隙处理子模块221，首先接收10路并行百兆速率数据，包括：第一路rx_data_0信号、第二路rx_data_1信号、第三路rx_data_2信号、第四路rx_data_3信号、第五路rx_data_4信号、第六路rx_data_5信号、第七路rx_data_6信号、第八路rx_data_7信号、第九路rx_data_8信号、第十路rx_data_9信号。然后对接收到的10个百兆以太网phy接收模块的10路数据通过分时隙传输的方式进行总线汇聚，即将10路并行百兆速率数据汇聚在1路千兆速率数据的10个时钟周期内，其中：第1个时钟周期为第1路百兆速率数据，第2个时钟周期为第2路百兆速率数据，第3个时钟周期为第3路百兆速率数据，第4个时钟周期为第4路百兆速率数据，第5个时钟周期为第5路百兆速率数据，第6个时钟周期为第6路百兆速率数据，第7个时钟周期为第7路百兆速率数据，第8个时钟周期为第8路百兆速率数据，第9个时钟周期为第9路百兆速率数据，第10个时钟周期为第10路百兆速率数据。最后添加标识各个传输时隙中数据是否有效的标志位；数据发送子模块222将汇聚后的1路千兆速率数据和标志位一起传输至接收方千兆以太网mac核23；

接收方千兆以太网mac核23，包括千兆数据接收子模块231和千兆数据接收处理子模块232。千兆数据接收子模块231接收总线汇聚模块的1路千兆速率数据和标志位；千兆数据接收处理子模块232对数据和标志位进行位宽转换和跨时钟域处理，得到数据位宽为32bits位宽，时钟频率125mhz的处理后数据，并将处理后的1路千兆速率数据和标志位传输至发送方千兆以太网mac核31；

发送方千兆以太网mac核31，包括千兆数据发送子模块311和千兆数据发送处理子模块312。千兆数据发送子模块311，接收32bits位宽，时钟频率为125mhz的数据和标志位；千兆数据发送处理子模块312，对接收到的数据进行位宽转换和跨时钟域处理，得到数据位宽为8bits，时钟频率125mhz的处理后数据，并将处理后的数据和标志位发送到总线解汇聚模块32。

总线解汇聚模块32，对接收到的发送方千兆以太网mac核的数据，按照标志位将其发送到对应的输出处理缓存模块33；

参照图3，每个输出处理缓存模块33,包括存储器ram1子模块331和存储器ram2子模块332。存储器ram1子模块331，按数据帧到来的先后顺序，写入前一帧到达的数据，写满一帧后读出，该存储器ram1子模块的数据位宽8bits，深度2048bytes，写时钟频率125mhz，读时钟频率12.5mhz；存储器ram2子模块332，按数据帧到来的先后顺序，写入后一帧到达的数据，写满一帧后读出，该存储器ram2子模块的数据位宽8bits，深度2048bytes，写时钟频率125mhz，读时钟频率12.5mhz。

参照图4，每个百兆以太网phy发送模块34，包括百兆数据发送子模块341和百兆数据发送处理子模块342。百兆数据发送子模块341，接收位宽为8bits，时钟频率为12.5mhz的数据；百兆数据发送处理子模块342，对接收到的数据进行位宽转换和跨时钟域处理，得到数据位宽为4bits，时钟频率25mhz的处理后数据，并将处理后的数据发送到百兆以太网phy芯片1。

百兆以太网phy芯片1分别与接收装置1中的百兆以太网phy接收模块21和发送装置2中的百兆以太网phy发送模块31连接。

以上描述仅是本发明的一个具体实例，并未构成对本发明的任何限制，显然对于本领域的专业人员来说，在了解了本发明内容和原理后，都可能在不背离发明原理、结构的情况下，进行形式和细节上的各种修改和改变，但是这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围之内。