技术特征：
1.一种基于量子密钥分发控制器的发光数据驱动接口标准电路，其包括单个锁相环模块和多个数据通道模块，其中：所述单个锁相环模块被设置用于向所述数据通道模块提供时钟驱动信号，以驱动所述数据通道模块内光子信息数据的发送；所述数据通道模块被设置成单向地实现所述光子信息数据从所述量子密钥分发控制器到发光驱动电路的耦合发送，允许调节所述光子信息数据的发送波特率，以及允许对所述光子信息数据的输出模式进行配置。2.如权利要求1所述的发光数据驱动接口标准电路，其中，所述锁相环模块包括锁相环和偏置单元；所述锁相环用于接收外部参考时钟信号，并基于所述外部参考时钟信号向所述数据通道模块提供时钟驱动信号；所述偏置单元用于向所述锁相环和所述数据通道模块提供偏置信号。3.如权利要求1所述的发光数据驱动接口标准电路，其中，所述数据通道模块包括多路器单元、并行到串行转换单元、前向均衡电路单元、驱动器单元、伪随机序列发生器和伪随机序列检测单元。4.如权利要求1所述的发光数据驱动接口标准电路，其包括：第一类接口refclk，其用于输入外部参考时钟信号；第三类接口txn_data，其用于输入所述光子信息数据；第四类接口txnp，其用作所述数据通道模块的差分输出正向端；第五类接口txnm，其用作所述数据通道模块的差分输出负向端；第六类接口baudrate，其用于输入所述光子信息数据的发送波特率的调节信号；以及第七类接口txn_output_mode，其用于输入所述光子信息数据的输出模式的配置信号。5.如权利要求4所述的发光数据驱动接口标准电路，其还包括模拟电源输入接口vdda、模拟地接口vssa、数字电源输入接口vdd和数字地接口vss中的至少一个；并且/或者，所述第一类接口refclk、第三类接口txn_data、第六类接口baudrate和第七类接口txn_output_mode为数字输入接口，第四类接口txnp和第五类接口txnm为模拟输出接口；并且/或者，所述配置信号用于将所述光子信息数据的输出模式配置为cml或lvds。6.如权利要求3所述的发光数据驱动接口标准电路，其中，所述多路器单元被设置成可接收所述光子信息数据和所述伪随机序列发生器的结果，并根据开关信号txn_test_en选择输出所述伪随机序列发生器的结果或者所述光子信息数据。7.如权利要求3所述的发光数据驱动接口标准电路，其中，所述并行到串行转换单元用于接收来自所述多路器单元的输出，且被设置成在所述锁相环模块提供的所述时钟驱动信号作用下将并行输入的数据逐一转换成差分信号。8.如权利要求3所述的发光数据驱动接口标准电路，其中，所述前向均衡电路单元用于接收所述并行到串行转换单元输出的差分信号，且被设置成对所述差分信号进行预加重处理。9.如权利要求8所述的发光数据驱动接口标准电路，其中，所述预加重处理的预加重系数由外部予以配置。
10.如权利要求3所述的发光数据驱动接口标准电路，其中，所述驱动器单元用于接收所述前向均衡电路单元输出的差分信号和来自所述锁相环模块的偏置信号，且被设置成根据配置信号选择以cml或lvds模式输出所述差分信号。11.如权利要求3所述的发光数据驱动接口标准电路，其中，所述数据通道模块还被设置成：在内部测试状态下，由所述伪随机序列发生器输出的结果在所述驱动器单元的输出端处被返回至所述伪随机序列检测单元，以对所述结果进行检测并向外输出检测结果。12.如权利要求11所述的发光数据驱动接口标准电路，其还包括第八类接口txn_bist_o，其用于向外输出所述伪随机序列检测单元的检测结果。13.如权利要求4所述的发光数据驱动接口标准电路，其还包括第二类接口pll_lock，其用于显示内部pll的锁定；并且/或者，所述第三类接口txn_data的数量被设置成为允许对应于所述数据通道模块中的每一个，由外部输入的并行数据字长最多为10比特宽。14.如权利要求1-13中任一项所述的发光数据驱动接口标准电路，其中，所述驱动器单元的输出端处设有片内电阻；并且/或者，所述数据通道模块被配置为8个。