一体化小基站的核心板电路的制作方法

本实用新型是关于一种核心板电路，特别是关于一体化小基站的核心板电路。

背景技术：

随着技术不断的进步，国家电网电力系统的各种业务向高效和智能化发展，一体化小基站已逐渐得到应用。

一体化小基站主要由四部分组成：核心板、功放、电源和结构外壳组成。核心板主要实现基带信号处理和射频小信号收发功能，是基站的核心组件。核心板主要包括基带处理芯片、射频收发器、现场可编程门阵列(英文全称：Field-Programmable Gate Array，英文缩写：FPGA)和以太网交换机等部件。基带处理芯片和射频收发器通过串行外设接口(英文全称：Serial Peripheral Interface，英文缩写：SPI)实现通信。

现有的通信基带处理芯片拥有两个SPI接口，一个用于系统启动时读取BOOT ROM中的配置信息，另外一个用于控制射频收发器。而基带处理芯片、FPGA和以太网交换机还需要通过SPI接口读取闪存FLASH中的配置文件或固件进行配置，因此核心板的SPI接口电路设计是核心板硬件设计的关键。SPI通常以主从模式工作，这种模式通常支持一个主设备和一个或多个从设备。其接口一般由4根线组成，分别是SDI、SDO、SCK和CS。

请参阅图1，其为现有的核心板电路结构示意图，目前针对FPGA和以太网交换机进行版本升级的解决办法是，由于SPI接口的限制需要在核心板中增加两个8位的开关芯片，且要求基带处理芯片增加两个或两个以上的SPI控制器，以完成FPGA和以太网交换机进行版本升级。

基于此，本申请的发明人发现，目前的基带处理芯片包括两个8位的开关芯片且电路设计复杂，对基带处理芯片的硬件资源要求高，造成基带处理芯片硬件成本高。

公开于该背景技术部分的信息仅仅旨在增加对本实用新型的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

技术实现要素：

本实用新型的目的在于提供一种一体化小基站的核心板电路，其能够降低基带处理芯片的成本。

为实现上述目的，本实用新型提供了一种一体化小基站的核心板电路包括：基带处理芯片，所述基带处理芯片配置有GPIO模拟的串行外设接口；第一FLASH，通过串行外设接口与所述GPIO模拟的串行外设接口相连接；现场可编程门阵列FPGA，与所述基带处理芯片的GPIO接口相连接，且与所述第一FLASH的串行外设接口相连接，其中，第一FLASH中存储有所述FPGA的配置文件；控制器，所述控制器的输入接口与所述基带处理芯片相连接；第二FLASH，通过串行外设接口与所述控制器的输出接口相连接；和以太网交换机，与所述基带处理芯片的GPIO接口相连接，且与第二FLASH的串行外设接口相连接，其中，所述第二FLASH中存储有所述以太网交换机的固件。

在一优选的实施方式中，所述控制器的控制接口与所述基带处理芯片的GPIO接口相连接，所述控制器的输入接口与所述基带处理芯片的GPIO模拟的串行外设接口相连接。

在一优选的实施方式中，所述控制器为4位开关。

与现有技术相比，根据本实用新型的一体化小基站的核心电路板可以实现电路设计不受SPI总线接口的限制，应用范围更广，简化了设计，并且减少了控制器的数量从而节省了成本，减小了电路的尺寸，提高了电路可靠性。

附图说明

图1是根据本实用新型现有的核心板电路结构示意图。

图2是根据本实用新型一实施方式的一种一体化小基站的核心板电路的结构示意图。

图3是根据本实用新型一实施方式的一体化小基站的升级流程图。

主要附图标记说明：

1-基带处理芯片，2-FPGA，3-控制器，4-以太网交换机，5-第一FLASH，6-第二FLASH。

具体实施方式

下面结合附图，对本实用新型的具体实施方式进行详细描述，但应当理解本实用新型的保护范围并不受具体实施方式的限制。

除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。

如图2所示，根据本实用新型优选实施方式的一种一体化小基站的核心板电路的结构示意图，包括：基带处理芯片1、现场可编程门阵列FPGA2、控制器3、以太网交换机4、第一FLASH5和第二FLASH6。

基带处理芯片1配置有GPIO模拟的串行外设接口。

第一FLASH5，通过串行外设接口SPI与所述GPIO模拟的串行外设接口SPI相连接。

现场可编程门阵列FPGA2，与所述基带处理芯片1的GPIO接口相连接，且与所述第一FLASH5的串行外设接口SPI相连接，其中，第一FLASH5中存储有所述FPGA的配置文件。

控制器3，所述控制器3的输入接口与所述基带处理芯片1相连接；其中，所述控制器可以为4位开关或数据选择器MUX。所述控制器3的控制接口与所述基带处理芯片1的GPIO接口相连接，所述控制器3的输入接口与所述基带处理芯片1的GPIO模拟的SPI接口相连接。

第二FLASH6，通过串行外设接口SPI与所述控制器3的输出接口相连接。

以太网交换机4，与所述基带处理芯片1的GPIO接口相连接，且与第二FLASH6的串行外设接口SPI相连接，其中，所述第二FLASH6中存储有所述以太网交换机4的固件。

基带处理芯片1还通过SPI接口与射频收发器相连接。

由此，本实施例提供的一体化小基站的核心电路板可以实现电路设计不受SPI总线接口的限制，应用范围更广，简化了设计，并且减少了控制器的数量从而节省了成本，减小了电路的尺寸，提高了电路可靠性。

如图3所示，根据本实用新型优选实施方式的一体化小基站的升级流程图。

具体地，系统上电时刻，通信基带处理芯片1连接FPGA2和第一FLASH5的GPIO处于高阻状态，4位开关处于高阻和断开状态，FPGA2从第一FLASH5中读取配置文件，以太网交换机4从第二FLASH6中读取固件，完成设备配置。

当系统需要更新FPGA配置文件时，基带处理芯片1通过GPIO将FPGA2的PROGRAM_B管脚置低，使FPGA处于复位逻辑状态，FPGA2的SPI接口处于高阻状态。基带处理芯片1通过GPIO控制开关3，使开关3的管脚处于高阻状态。基带处理芯片1通过GPIO模拟的SPI接口连接第一FLASH5，更新其中的FPGA配置文件。更新完毕后，基带处理芯片1通过将用于模拟SPI的GPIO置为高阻状态，然后将FPGA2的PROGRAM_B管脚置高，FPGA开始下载第一FLASH5中的配置文件，完成FPGA2的配置文件更新。

当系统需要更新以太网交换机4固件时，基带处理芯片1通过GPIO将FPGA2PROGRAM_B管脚置低，使FPGA处于复位逻辑状态，FPGA的SPI接口处于高阻状态。基带处理芯片1通过GPIO控制开关3，使开关3的管脚处于导通状态。基带处理芯片1通过GPIO将以太网交换机4的复位管脚置低，使其处于复位状态，以太网交换机的SPI接口处于高阻状态。通信基带处理芯片1通过GPIO模拟的SPI接口连接到开关3，然后再来连接到第二FLASH6，更新其中的以太网交换机固件。更新完毕后，基带处理芯片1通过GPIO将开关3置为断开和高阻状态，然后将以太网交换机4的复位管脚置高，以太网交换机4开始下载第二FLASH6中的固件，完成以太网交换机4固件更新。

由此，使用GPIO模拟SPI接口可以达到在线更新系统设备固件的问题。解决了系统硬件专用SPI接口数量不足和多个SPI主设备在同一个SPI总线接口中互相切换问题。电路设计不受MCU硬件资源是否支持SPI总线接口的限制，应用范围更广，简化了设计，降低了对MCU的需求。少用了一个开关芯片，节省了成本，减小了电路的尺寸，提高了电路可靠性。在一条SPI总线电路上连接了3个主设备和2个从设备，通过时序和开关电路的设计，实现主设备访问相应从设备的需求。

前述对本实用新型的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本实用新型限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本实用新型的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本实用新型的各种不同的示例性实施方案以及各种不同的选择和改变。本实用新型的范围意在由权利要求书及其等同形式所限定。