技术特征：
1.一种双像元同时输出高响应率线阵cmos图像传感器，其特征在于，包括第一像元阵列(1)、第二像元阵列(2)、可编程增益放大器(3)、列缓冲驱动电路(4)、多级高速控制开关(5)、模拟列逻辑控制电路(6)、单斜式列级并行adc(8)、芯片级pipeline adc(9)、数字列逻辑(10)和多通道高速lvds接口模块(11)；所述第一像元阵列(1)的像元面积大于第二像元阵列(2)的像元面积；所述第一像元阵列(1)和第二像元阵列(2)连接可编程增益放大器(3)，可编程增益放大器(3)连接列缓冲驱动电路(4)的一端，列缓冲驱动电路(4)的另一端连接多级高速控制开关(5)的一端，多级高速控制开关(5)的另一端连接模拟列逻辑控制电路(6)的一端，模拟列逻辑控制电路(6)的另一端分别连接单斜式列级并行adc(8)和芯片级pipeline adc(9)；单斜式列级并行adc(8)连接数字列逻辑(10)；芯片级pipeline adc(9)和数字列逻辑(10)均连接多通道高速lvds接口模块(11)。2.根据权利要求1所述的一种双像元同时输出高响应率线阵cmos图像传感器，其特征在于，当第一像元阵列(1)和第二像元阵列(2)的满阱电荷相同时，第一像元阵列(1)的像元面积为第二像元阵列(2)的4倍，第一像元阵列(1)的感光面积为第二像元阵列(2)的8倍。3.根据权利要求1所述的一种双像元同时输出高响应率线阵cmos图像传感器，其特征在于，所述第一像元阵列(1)和第二像元阵列(2)为单线阵列或多线阵列。4.根据权利要求1所述的一种双像元同时输出高响应率线阵cmos图像传感器，其特征在于，所述第一像元阵列(1)和第二像元阵列(2)同时曝光并量化输出，反映第一像元阵列(1)和第二像元阵列(2)对同一目标的不同成像属性。5.根据权利要求1所述的一种双像元同时输出高响应率线阵cmos图像传感器，其特征在于，所述第一像元阵列(1)或第二像元阵列(2)单独扫描成像。6.根据权利要求1所述的一种双像元同时输出高响应率线阵cmos图像传感器，其特征在于，还包括斜坡发生器(7)，所述斜坡发生器(7)用于提供比较参考电平。7.根据权利要求1所述的一种双像元同时输出高响应率线阵cmos图像传感器，其特征在于，所述多通道高速lvds接口模块(11)的数据吞吐量为芯片级pipeline adc(9)和数字列逻辑(10)的输出数据量之和。8.一种双像元同时输出高响应率线阵cmos图像传感器的成像方法，其特征在于，基于权利要求1至7任意一项所述的一种双像元同时输出高响应率线阵cmos图像传感器，包括以下过程，双像元成像工作时，由控制信号开启第一像元阵列(1)和第二像元阵列(2)的曝光，首先将第二像元阵列(2)输出模拟信号传至可编程增益放大器(3)的输入端，可编程增益放大器(3)进行采样并放大输送给单斜式列级并行adc(8)，斜坡发生器(7)提供比较参考电平，单斜式列级并行adc(8)进入量化阶段；然后将第一像元阵列(1)输出模拟信号传至可编程增益放大器(3)的输入端，可编程增益放大器(3)进行采样并放大输送给列缓冲驱动电路(4)，列缓冲驱动电路(4)输出接多级高速控制开关(5)，模拟列逻辑控制级联开关从s1～s4096逐个导通，将列缓冲输出差分信号输送至pipeline adc(9)进行数字量化，输出码d0～d13传送至多通道高速lvds接口模块(11)，完成输出；待pipeline adc(9)量化完成后，单斜式列级并行adc(8)十进制比较值由计数器编码输出至多通道高速lvds接口模块(11)，完成输出；
单像元成像工作时，由控制信号选择开启第一像元阵列(1)或第二像元阵列(2)的曝光，首先将像元输出模拟信号传至可编程增益放大器(3)的输入端，可编程增益放大器(3)进行采样并放大输送给单斜式列级并行adc(8)，斜坡发生器(7)提供比较参考电平，单斜式列级并行adc(8)量化完成后输送给编码器；编码完成后由多通道高速lvds接口模块(11)驱动输出；或，由控制信号选择开启第一像元阵列(1)或第二像元阵列(2)的曝光，然后将像元输出模拟信号传至可编程增益放大器(3)的输入端，可编程增益放大器(3)进行采样并放大输送给列缓冲驱动电路(4)，列缓冲驱动电路(4)输出接多级高速控制开关(5)，模拟列逻辑控制级联开关从s1～s4096逐个导通，将列缓冲输出差分信号输送至pipeline adc(9)进行数字量化，输出码d0～d13传送至多通道高速lvds接口模块(11)，完成输出。
技术总结
本发明公布了一种双像元同时输出高响应率线阵CMOS图像传感器和方法，包括第一像元阵列和第二像元阵列；第一像元阵列的像元面积大于第二像元阵列的像元面积；第一像元阵列和第二像元阵列连接可编程增益放大器，可编程增益放大器连接列缓冲驱动电路的一端，列缓冲驱动电路的另一端连接多级高速控制开关的一端，多级高速控制开关的另一端连接模拟列逻辑控制电路的一端，模拟列逻辑控制电路的另一端分别连接单斜式列级并行ADC和芯片级pipeline ADC；单斜式列级并行ADC连接数字列逻辑；芯片级pipeline ADC和数字列逻辑均连接多通道高速LVDS接口模块。可简单有效的提升线阵CIS的响应率，且具有其它线阵CIS不具备的双成像功能。能。能。
技术研发人员：何杰 徐晚成 李海松 李婷 张曼 崔双韬
受保护的技术使用者：西安微电子技术研究所
技术研发日：2022.09.23
技术公布日：2023/1/2