技术特征：
1.一种基于rtl网表的时钟网络提取方法，其特征在于，所述方法包括以下步骤：s100：获取rtl网表，收集所述rtl网表的所有时序逻辑器件，从所述rtl网表的时序逻辑器件回溯推导，得到输入信号源到时序逻辑器件的信号路径；s200：获取配置文件，根据所述配置文件判断是否提供了时钟信号源，若是，根据所述时钟信号源进行正向推导，得到时钟信号源到第一层时序节点的信号路径；s300：使用s200获得的所述时钟信号源到第一层时序节点的信号路径对s100中获得的所述输入信号源到时序逻辑器件的信号路径进行过滤，去除所述输入信号源到时序逻辑器件的信号路径中与所述时钟信号源到第一层时序节点的信号路径没有吻合的信号路径，得到过滤后的输入信号源到时序逻辑器件的信号路径；s400：对所述过滤后的输入信号源到时序逻辑器件的信号路径和所述时钟信号源到第一层时序节点的信号路径进行合并，得到时钟网络。2.根据权利要求1所述的方法，其特征在于，s100包括：s110：获取rtl网表，收集所述rtl网表的所有时序逻辑器件，对每个时序逻辑器件的输入端口进行分析，筛选出时钟端口进行前向跟踪；s120：在前向跟踪过程中，若遇到组合逻辑电路，则对所述组合逻辑电路的每个输入端口进行反向跟踪；若遇到时序逻辑器件，则选取所述时序逻辑器件的时钟端口进行反向跟踪，直至回溯到输入信号源，得到所述输入信号源到所述时序逻辑器件的信号路径。3.根据权利要求2所述的方法，其特征在于，s200包括：从时钟信号源出发，向后搜索与所述时钟信号源连接的信号线或器件，直到遇到时序逻辑器件，得到时钟信号源到第一层时序节点的信号路径。4.根据权利要求3所述的方法，其特征在于，s300包括：s310：从所述输入信号源到时序逻辑器件的信号路径中任选一条作为检查对象；s320：使用所述时钟信号源到第一层时序节点的信号路径中的每一条与所述检查对象进行对比，如果路径存在部分重合则认可该路径，如果所有所述时钟信号源到第一层时序节点的信号路径中都没有与所述检查对象存在重合的路径，则舍弃所述检查对象；s330：重复s310和s320，直到所有所述输入信号源到时序逻辑器件的信号路径均被检查完毕，得到过滤后的输入信号源到时序逻辑器件的信号路径。5.根据权利要求4所述的方法，其特征在于，s400包括：s410：从多条所述输入信号源到时序逻辑器件的信号路径和多条所述时钟信号源到第一层时序节点的信号路径中任选一条作为初始化时钟网络；s420：将剩下的所有的信号路径合并至所述初始化时钟网络中，得到完整的时钟网络。6.根据权利要求1所述的方法，其特征在于，s200中还包括：若未提供时钟信号源，则对多条所述输入信号源到时序逻辑器件的信号路径进行合并，得到时钟网络。7.根据权利要求6所述的方法，其特征在于，所述对多条所述输入信号源到时序逻辑器件的信号路径进行合并，得到时钟网络，包括：从多条所述输入信号源到时序逻辑器件的信号路径任选一条作为初始化时钟网络；将剩下的所有的信号路径合并至所述初始化时钟网络中，得到完整的时钟网络。8.根据权利要求5或7所述的方法，其特征在于，所述合并包括：
将待合并的信号路径从所述输入信号源开始与当前时钟网络中的节点进行对比，若存在相同的节点，则将所述当前时钟网络中的节点与所述待合并的信号路径中的合并后的前驱节点连接，所述待合并的信号路径中的后续节点从所述当前时钟网络中的相同节点处重复合并过程，直到所述待合并的信号路径中的所有节点都合并完成。9.根据权利要求8所述的方法，其特征在于，所述将待合并的信号路径从信号源开始与当前时钟网络中的节点进行对比之后，还包括：若不存在相同的节点，则在所述当前时钟网络中新建该节点，并与所述待合并的信号路径中的合并后的前驱节点连接，所述待合并的信号路径中的后续节点从所述新建的节点处重复合并过程，直到所述待合并的信号路径中的所有节点都合并完成。
技术总结
本发明公开了一种基于RTL网表的时钟网络提取方法，以RTL网表为必须输入，时钟信号源为可选输入，从RTL网表中的时序逻辑器件回溯推导，获取输入信号源到时序逻辑器件的信号路径并过滤；再通过提供的时钟源信息正向推导，得到时钟信号源到第一层时序节点的信号路径，解决门控时钟带来的路径混淆问题。最后对过滤后的输入信号源到时序逻辑器件的信号路径和所述时钟信号源到第一层时序节点的信号路径进行合并得到一个完整的时钟网络。对设计中的时钟网络的分析和提取提供了一种高效的处理方法，能够方便地用于时钟相关分析方法和工具中，大幅提高传统人工分析方法的工作效率。大幅提高传统人工分析方法的工作效率。大幅提高传统人工分析方法的工作效率。
技术研发人员：陈都 李立
受保护的技术使用者：湖南泛联新安信息科技有限公司
技术研发日：2023.02.24
技术公布日：2023/3/24