有关视频反向传输处理器的中间差错码的产生的制作方法

专利名称：有关视频反向传输处理器的中间差错码的产生的制作方法
技术领域：
本发明涉及一种将中间误差码插入信息包的压缩视频信号，以供提醒视频信号解压缩器复位到预定状态的方法及设备。
由例如美国专利5，168，356号获知，将压缩的视频信号以包传输，而各个别信息包包括一种差错校正措施是有利的。设计用于将所传输的包压缩视频信号解压缩的电视接收机，可能不接收所传输的信息包的全部序列。所接收的信号中缺一包时，由美国专利5，289，276号获知，是在信号流中插入供给漏失包一中间差错码，该中间差错码将会调节解压缩电路重设在一解压缩器能可靠继续解压缩的预定信号进入点。
执行反向包化处理，至少供高清晰度电视(HDTV)信号的设备，必须操作极高速度，以处理HDTV的相当高数据速率。发明人等在设计反向包处理器时发现，在检知已在传输漏失一特定包后，便很难安排设备去包括中间差错码。本发明以不复杂的方式解决插入中间差错码的问题，而不会对与简单反向包处理关连的限制引起任何定时限制。
本发明为将个别分包视频有效负载导至缓冲存储器空间的这种类型的反向传输理器中的设备，它用于高处理机检查漏失的包时，在每一分组有效负载前将中间差错码写入在顺序第一存储器地址位置。如果未漏失包，则在随后的顺序地址位置将有效负载写入至记忆器。如果未漏失包，则单纯以分包有效负载重面序第一存储器地址单元，以删除不希望的中间差错码。
本发明将参照附图予以说明，在附图中


图1为时分多路信息包电视信号的图示;
图2为相应信号包的图示;
图3为具体实施本发明，用以选择及处理多路组分信号包的方块图;
图4为例证性存储器管理电路的方块图，该电路可实施图3的元件17;以及图5为例证性漏失分组检测电路的方块图。
图1示一信号流由一串表示信号包的框所组成，信号包为许多不同电视或相互作用电视节目的组分。这些节目组分假设为由压缩的数据据所构成，因此个别图象的视频数据量是可以变化的。包的长度固定。具有字母而有相同下标的包，表示单一节目的组分。例如，V1，A1，D1表示视频，声频及数据包，而标示V1，A1，A1，D1表示视频，声频及数据包，而V3，A31，A32，D＜3表示节目3的视频，声频1，声频2及数据组分。在包串的上线，一特定目的各组分示为组合在一起。但同一节目诸包不必组合如包串中间部所示包序列所指示。各组分发生序列也无任何特定次序。
各包安排为如图2中所示，包括一标头及一有效负载。此实例的标头包括二个8比特字节，包含五个字段，其中四个(P，BB，CF，CS)为1比特字段，及一个(SCID)为12比特字段。SCID为信号组分识别符。字段CF包含一指示包的有效负载是否混杂的标志，而字段CS包含一指示二备用关键字何者用以使加密的包去加密。所有包的标头均校准，各字段的位置因此可容易识别。
所有有效负载内有一标题，它包含节目组分特有的连续性计数CC，模16，及TOGGLE旗标比特。连续性计数单纯为同一节目组分顺序诸包连续编号。在视频组分包中，TOGGLE旗标比特为比特信号，其图象层标题出现时，亦即在新画格开始，改变逻辑层次或正负。
图3以方块形式示数位式电视接收机的包检则器/选择器。信号由天线10检测，并予加至调谐检测器11，其提取所接收信号的特定频带，并以二进制格式提供基带压缩信号。频带由使用者通过微处理机19藉习知方法予以选择。名义上，广播的数位信号将已利用例如Reed-Solomon前向纠错(FEC)编码进行了差错编码。基带信号因此将加至FEC解码器12。FEC解码器12将会使所接收的视频同步，并提供一图1中所示型式的信号包流。FEC12可以规定的间隔，或例如依存储器控制器17所要求提供分封。在任一情形，均由FEC电路提供包成帧或同步信号，它指示各个包信息FEC12传递的时间。
所检测的频带可包含许多包形式的时分多路节目。要想有用，应该只将来自单一节目的包传至另外诸电路元件。在此实例，假设使用者不知道要选择那些包。此信息包含在一节目指南中，其本身为一仅由通过SCID与节目信号组分相互有关的数据据所组成。就每一节目而言，节目指南为各节目视频，声频，及数据组合的SCID列表。指南(图1中包D4)予以分配一固定的SCID。将功率加至接收机时，微处理机19设定程序为将与节目指南关连的SCID载入一组类似可编程SCID寄存器13之一。来自FEC12的各个所检测的信号包，其标头部分的SCID字段成功载入另一SCID寄存器14。可编程寄存器及接收的SCID寄存器被耦合至一比较器电路15的各输入端，并且将接收的SCID与节目指南SCID相比较。如果一包的SCID与节目指南SCID匹配，比较器15例调节存储器控制器17将该包封排定到存储器18中的预定位置，供微处理机使用。如果接收的SCID与节目指南SCID不匹配，则仅只将对应的包清除。
微处理机等待经由接口20(其图示为电脑键盘，但它也可以是常规的遥控器，或接收机面板开关)来自使用者的程序设定命令。使用者可要求检视在频道4(模拟电视系统的本国语)所提供的节目。微处理机19设定程序，扫描频道4节目组分的各SCID所载入存储器18的节目指南表，并将此等SCID载入该组寄存器13的与对应组分信号处理路径关连的各其他诸可编程寄存器。
就希望的节目而言，接收的声频，视频或数据节目组分最后必须分别安排到各个别声频23，视频22或辅助数据21，(24)信号处理机。图3所示例子系统，首先将各包安排到存储器18中的预定存储器单元，其后各处理机21-24自存储器18请求组分包。请予察知，信号组分被压缩，并且解压缩装置不连续要求输入数据。安排诸组分通过存储器，提供所希望信号节制的一种措施。
将声频，视频及数据包载入预定存储器位置，便使信号处理机能容易利用组分数据。为在适当存储器区域载入适当包，必须使各SCID比较器与此诸存储器区域相关连。此种关连可为在存储器控制器17的硬连线，或者关连可为可变程。如为前者，特定的诸可变程寄存顺器将始终分别分配声频，视频及数据SCID。如为后者，则可在任何可变程寄存器装入声频，视频及数据SCID，并且适当关连在各SCID载入可变程寄存器时，在存储器控制器17设定程序。
在稳态，在节目SCID已存入可变程寄存器13后，所接收信号包的SCID寄存器中所有SCID比较。如果与储存的声频，视频或数据SCID匹配，对应的包有效负载便将会分别储存在声频，视频或数据位存储器区域。
各信号包自FEC12经由信号译码器16耦合至存储器控制器17。只有信号有效负载被加密。一包是否被解密由包标头中的CF旗标决定，而其如何解密则由CS旗标决定。如果一各个包无SCID匹配，可仅只使译码器中止传递任何数据。或则，如果包无SCID匹配，可允许译码器根据其最后设定译码，并可使存储器写入控制中止，以清除该各个包。
图4示供图3中所示存储器控制器17的示例性设备。将每一节目组分储存在存储器18的不同相连块中。另外其他数据，诸如微处理机19所产生的数据，或灵巧插板(未示出)可储存在存储器18中。
藉多路转换器105将地址加至存储器18，并藉多路复用器99将输入数据加至存储器18。来自存储器管理电路的输出数据藉另一多路复用器104提供至信号处理机。多路复用器104所提供出数据得自微处理机19，存储器18，或直接得自多路复用器99。节目数据假定为标准图象清晰度及品质，并以特定数据速率出现。另一方面，此接收机所可提供的高解象度电视信号，HDTV，则以显著较高的数据速出现。除了可安排路线自多路复用器99直接至多路转换器104的较高速率HDTV信号外，FEC所提供的实际所有数据均安排路线经由多路复用器99及存储器I/O电路102通过存储器18。数据自译码器16灵巧插板电路，微处理机及一中间差错码源100提供至多路复用器99。本文中所称“中间差错码”一词，表示将行插入数据流中，调节各个信号处理机(解压缩器)使处理中止，直到检则一预定的代码字诸如起始码，然后根据例如起始码使恢复处理。
存储器地址自节目编址电路79-97，自微处理机19，自灵巧插板设备(未示)，及可能自其他其他辅助装置提供至多路复用器105，在任何特定时间，特定地址的选择，由一直接存储器存取DMA电路98加以控制。来自各信号处理器的SCID控制信号及“所需数据”信号加至DMA98，并对其响应而解决存储器存取争用。DMA98与一服务指示字控制器93合作，提供适当的读或写地址供节目信号组分。
供不同信号组分存储器块的各地址由四组节目组分或服务指标寄存器83，87，88及92所产生。各信号组分被存入的各存储器块，其开始指示字容纳在供各信号组分的各寄存器87中。起始指示字可为固定值，或者其可在微处理机19藉习知的存储器管理法计算求得。
供各个块的最后地址指示字储存于该组服务寄存器88，每一可能的节目组分各一。与起始地址相似，地址的结束可为固定值，或者其可为微处理机19所提供的计算求得的值。最好是使用计算求得的值来提供起始及结束指示字，因为它提供一种具有更多用途而较少存储器的系统。
存储器定入指示字或标题指示字由加法器80及服务标题寄存器83所产生。有一服务标题寄存器供每一可能的节目组分。一写入或头部指示字值储存在寄存器83，并在存储器写入循环期间提供给地址多路转换器105。标题指示字也耦合至加法器80，其在此加法器中增量一单位，经增量的指示字储存在适当的寄存器83，以供下一个写入循环。服务指示字控制器93选择寄存器83，以供下一个写入循环。服务指示字控制器93选择寄存器83，供目前所服务的适当节目组分。
在此实例中，假设起启及结束指示字为16比特指示字。寄存器83提供16比特写入或标题指示字。另一方面，存储18有18比特地址。18比特写入地址为将起始指示字之二最高有效比特并置于16比特标题指示字所形成，而起始指示字比特在合并的18比特写入地址的最高有效比特位置。各寄存器87提供起始指示字给服务指示字控制器93。服务指示字控制器由储存于寄存器87的起始指示字分析较高有效起始指示字比特，并使此诸比特与16位元标题指示字总线相连。图中用与从多路转换器85输出来的标题指示字部线合并的部线96表示此情形。
同样，存储器读出指示字或尾部指示字由加法器79及服务尾部寄存器92所产生。有一服务尾部寄存器提供每一可能的节目组分。一读出或尾部指示字值储存在寄存器92中，并在存储器读出循环其间提供给地址多路转换器105。尾部指示字也耦合至加法器79，其在此加法器中加一。并且经加一增量的指示字储存在适当的寄存器92，以供下一次读出循环。服务指示字控制器93选择寄存器92，用于目前所服务的适当节目组分。
寄存器92提供16比特尾部指示字。18比特读出地址是通过将起始指示字的二最高有效位元并置到16位元尾部指标形成的，而起始指示字比特在合并的18比特写入地址的最高有效比特位置。服务指示字控制器由储存于寄存器87的起始指示字分析较高有效比特，并使此诸比特与16比特尾部部线相连。图中用与从多路转换器90输出的尾部指示字合并的总线94表示此情形。
数据在存储器18中储存在计算求得的地址。储存一比特的数据后，使标题指示字增量一，并与此节目组分的尾部指示字相比较，如果其相等，则以较低14比特的起始指示字替代较高有效位元的标题指示字，并将零置于地址的标题指示字部分的较低二比特位置。用箭头97自服务指示字控制器93指向来自多路转换器85的标题指示字部线表示此项操作。假设较低14起始指示字比特的应用超越标题指示字比特。在此一写入循环时在该地址以较低起始指示字比特替代标题指示字比特，使存储器上卷(Scroll)通过由上二起始指示字比特所指示的存储器块，因此在每一包的起始避免将写入地址重编程序到一方块内的独特存储器位置。
如果标题指示字始终等于尾部指示字(用以指示在何处自存储器18读出数据)，便发出信号至微处理机的中断区段，指示已出现头尾碰撞。自此节目频道进一步写入至存储器18便行中止，直到微处理机重新启动该频道。此情形极为罕见，并且在正常操作不应出现。
根据各信号处理机要求，在加法器79及寄存器92所计算的位址，从存储器18检索数据。读出一比特的储存数据后，使尾部指示字增一，并与服务指示字控制器93中的此逻辑频道的结束指示字相比较。如果尾部及结束指示字相等，则以起始指示字的下14比特替代尾部指示字的较高有效比特，并将零置于地址尾部指示字部分的下二比特位置。用控制器93射出，并指向来自多路转换器90的尾部指标母线的箭头95，来表示此情形。如果尾部指示字现在等于头部指示字，则各存储器块称之为空载，并且不再有比特将会发送至关连的信号处理机，直到自FEC收到更多数据供此节目频道。起始指示字的下14位元实际替代各写入或读出地址的标题或尾部。可藉适当的多路传输，或使用三态互连予以完成。
藉于数字信号处理者相会察知，上述存储器及编址电路的组合，有效调节随机存取存储器18操作如许多先进先出存储器，或FIFO存储器。
存储器读/写控制藉服务指示字控制器及直接存储器存取(DMA)元件93及94所完成。DMA规划程序来排定读及写循环。而排定取决于FEC12是否提供数据写入至存储器。FEC数据写入操作优先，以便不漏失输入的信号成分数据。在图4中所示的示例性设备，有四种型式的设备可对存储器存取。此四种型式为灵巧插板(Smart Card，未示出)，FEC12(更精确为译码器16)，微处理机19及应用装置诸如声频及视频处理机之一。存储器争用以下列方式处理。DMA根据来自上列各处理元件的数据要求，而分配存储器存取如下。在95毫微秒时间段提供对存储器的存取，此时自存储器读出或对其写入一比特的数据。此为二主要存取分配方式，分别称之为“FEC提供数据”，或“FEC不提供数据”。对此二方式的每一方式，时间段分配并定优选顺序如下，假设最大FEC数据速率为5兆比特/秒，或每200毫微秒一比特。
FEC提供数据(1)FEC数据写入;
(2)应用装置读出/微处理机读出/写入;
(3)FEC数据写入;
(4)微处理机读出/写入;
以及FEC不提供数据(1)灵巧插板读出/写入;
(2)应用装置读出/微处理机读出/写入;
(3)灵巧插板读出/写入;
(4)微处理机读出/写入。
因为FEC数据写入无法延迟，所以在每一200毫微秒间隔期间，FEC(或更正确为译码器)提供数据时必须保证存储器存取。应用装置及微处理机共用另外的时隙。无数据供要求的装置时，应用时隙便提供给微处理机使用。
控制器93与SCID检测器进行通信，以确定各个起始，标题及结束指示字寄存器哪个将执行存取供存储器写操作。控制器93与DMA进行通信，以确定起始，结束及尾部寄存器哪个将执行存取供存储器读出操作。DMA98控制多路转换器99，104及105选择对应的地址及数据。
如较早所述，在漏失包时，宜将中间差错码插入视频组分信号流，以调节视频信号解压缩器，使解压缩中止，直到在数据流出现特定的信号进入点。预测何处及在何一视频包可能出现下一进入点不切合实际。为尽快找出下一进入点，必要在检测漏失包后，在第一视频包的开始包括一中间差错码。图4的电路在所有视频包的开头置一中间差错码，然后如果前一包未漏失，便利用中间差错码。在视频有效负载自译码器到达前的M写入循环写入至记忆器18，藉以将中间差错码插入为目前视频包有效负载所保持最先诸M存储器地址单元。同时藉DMA98调节多路复用器99，将中间差错码由源100加至存储器18I/O。M仅只为储存中间差错码所需存储器单元的整数。假设存储器储存8比特字节，并且中间差错码为32比特，M将等于4。
用于在存储器装入中间差错码的地址，为各个视频组分服务寄存器83经由多路复用器82及多路复用器85所提供。请予察知，自指示字寄存器83所提供用以将中间差错码装入存储器单元，其否则将以视频组分数据载入的最先诸M地址，将只是正常为视频标题指示字所产生的其次诸M顺序地址。将此等相同地址耦合至一M级延迟元件84，以便紧接在中间差错码的最后比特储存于存储器18后，在延迟元件84的输出可提供首一M地址。
中间差错码载入存储器的定时与漏失包的确定相一致。在进行包漏失确定时载入中间差错码，不增添对信号流动处理的定时限制。包差错或漏失检测由一差错检测器101所完成，其响应当前包的CC及HD数据。检测器101检查目前包中的连续性计数CC，以确定其与前一包的CC相差一。另外，检查当前包封中的TOGGLE比特不同的状态。如未满足此二条件之一，便已出现包差错，并可将中间差错码留在存储器中供当前包之用，以重设视频解压缩器。确定包漏失的较佳标准，为上列二条件均未满足。
如果检测到包漏失，将当前包的视频组分储存于记忆器18，在下一个或第(M+1)地址比特开始。这可通过调节多路复用器85，续续传递来自适当寄存器83的未延迟标题指示字来完成。或则，如查未检测到包漏失，则将当前包中的最先M比特视频组分储存在刚刚先前储存中间差错码的存储器单元。这是通过服务指示字控制器调节多路复用器85，传递来自延迟元84的延迟标题指示字供M写入循环而完成的。在M写入循环结束时，服务指示字控制器93将调节多路复用器，再次传递未延迟标题指示字。多路复用器转回至未延迟指示字时，下一未延迟指示字将会对应于第M+1地址。
依给定接收机的具体设计而定，漏失个别组分传输包时，在不同的诸信号组分中包括中间差错码，可能或可能不具有助益。另外，可能宜利用不同的中间差错码，供不同的信号组分格式或压缩处理。因此可能需要一个或多个中间差错码源。不论所需的中间差错码的数及(或)型式，上述所有包包括一中间误差码，如果实际上不需要则重写中间差错码的方法，极为有利于解决将码插入的问题。
图5示用以检测漏失包的示例性电路。不过可在微处理机以可用以控制存储器管理设备的软件完成硬件元件的功能。在图5中，定时电路201响应FEC及字节时钟脉冲所提供的包成帧脉冲，而在有当前包的第三字节来自译码器的期间，产生正向前进过渡。此正向前进过渡将第三数据字节载入SCID检测器控制信号所选定的字节暂存器205之一。载入寄存器205的字节包括包服务标题中的连续性计数比特CC，及TOGGLE比特。载入寄存器205的CC比特及TOGGLE比特分别在比较器206A及206B，与SCID检测器控制信号所选定的一适当寄存器202中的类似比特比较。比较器206A及206B的输出接头耦合至存储器控制器17，万一不匹配时，其响应此等信号的状况而完成某种补救动作。
寄存器202中的值产生如下。同一信号组分诸连续包的连续性计数，每一连续包增一，因而每一顺序CC值放于前一值一单位。当前包的CC加至加法器203的输入，其在此处增一，以便其等于该组分下一预计CC值之值。来自加法器203经增量的值储存在寄存器202，根据接收的SCID地址，供用于比较下一有效负载的CC。
另一方面，视频组分的TOGGLE比特，在一画格的所有包为相同，并且在含图象层标题的包改变状态。每一连续TOGGLE比特储存在适当的寄存器202不改变。
在当前包终结时，定时电路201产生一脉冲，其调节寄存器202，将来自当前包的增量CC值，及来自当前包的TOGGLE比特储存在适当的寄存器202。此等CC及TOGGLE比特值对应于同一信号组分下一包中预期的CC及TOGGLE比特值。
存储器控制器监视比较器206A的输出以供CC失配检测。如果指示CC值上的不匹配，则对比较器206B的输出检查TOGGLE的匹配。如果在CC及TOGGLE值均出现不匹配，则开始第一方式的补救行动。如果仅在CC值出现不匹配，则开始第二方式的补救行动。第一方式导使传输处理机寻求其次出现的含图象层标题的包。此包可在下一数据画格的开头，或其可为一特别安排为包含冗余图象层标题的包。请见例如美国专利5，289，276号。处理机将重新开始传递视频组分数据至存储器18，而以含图象层标题的第一包开启。
在第二方式，假定出现较不严重的数据漏失，并且不必重设对画格边界的处理。倒不如将处理重设至片边界。关于片的定义，请参照“活动图象及关连声频的通用编码”，ISO/IEC13818-2委员会草案(国际标准化组织)，建议H.262。使系统不传递另外的视频组分至存储器18，直到出现次一含MPEG起始码的包，而藉以开启重设至片边界。
含图象层标题或片起始码的包经由可编程匹配滤波器09予以检测。滤波器09由存储器控制器17予以调节，以分别响应指示不匹配之一或二比较器206A及206B，而检测含某一图象层或片层起始码的包。
请予察知，在每一含图象层标题的包，比较器206B将会因为此诸包中的TOGGLE比特变化，而产生错误的不匹配。这无关紧要。唯有CC也不匹配，TOGGLE比特的不匹配才开始起作用，然后才影响系统的调节，以重设至含图象层标题的包。如果含图象层标题的包有CC不匹配，不论有无错误的TOGGLE比特不匹配，均将必需此项动作。
权利要求
1.用以接收在信息包中所出现信号的设备，所述包分别包括一信号有效负载以及指示所接收信号完整性的另外数据，该设备包含一包信号源(11，12)；一存储器(18)；一中间差错码源(100)；检测装置(101)，响应该信号，用以在出现错误信号时，产生控制信号；存储器管理电路(90-98)，调适得以将一与诸相应包关连的中间差错码装入存储器，并在无控制信号时，以目前包有效负载的数据重写与当前包相关连的中间差错码；以及利用装置，耦合至存储器，以供使用储存在存储器中的包有效负载。
2.根据权利要求1的设备，其中上述存储器作为一先进先出存储器操作，并在关连的有效负载前将各中间差错码写入至存储器地址单元。
3.根据权利要求1的设备，其中该存储器管理装置包含一多路复用器，用第一及第二输入端分别耦合至包信号源及中间差错码源，一输出端耦合至存储器的数据输入端，及一控制输入终端;地址产生电路;延迟装置，耦合至地址计数器，用以使地址信号延迟若干地址周期，其等于将中间差错码在存储器载入所需的地址数;另一多路复用器，设为传递延迟或未延迟的地址至该存储器的位址输入端;控制电路，用以(a)调节该多路复用器在出现各包有效负载前将中间差错码源耦合至存储器数据输入端，(b)调节该多路复用器在出现各包有效负载时将包的信号源耦合至存储器数据输入端，(c)调节该另一多路复用器在出现各包有效负载前将未延迟地址耦合至存储器的地址输入端，并在出现包有效负载及关连的控制信号时继续将未延迟地址耦合至该地址输入端，及(d)调节该另一多路复用器在出现各包前将未延迟地址耦合至存储器的地址输入端上述若干地址周期，然后在出现各包封并且无关连的控制信号时，将延迟地址耦合至该地址输入端上，以用于上述若干地址周期，以及然后未延迟的地址。
4.根据权利要求3的设备，其中指示所接收信号完整性的该另外数据包括包标题数据，它包括一包连续性计数CC，该为一连续包的预定整数所增量的值，并且该检测装置包括用以检测各个包的连续性计数CC是否成适当顺序，及如为否，则产生控制信号的电路。
5.根据权利要求4的设备，其中指示所接收信号完整性的该另外数据在包标题数据中另包括一在预定包改变状态的正反比特，并且该检测装置包括用以检测各包的连续性计数CC是否成适当顺序，及连续包的正反比特是否在正确状态，以及如为否，则产生控制信号的电路。
6.根据权利要求1的设备，其中指示所接收信号完整性的该另外数据包括包标题数据，包括一包连续性计九CC，其为一增量连续包的预定整数的值，并且该检测装置包括用以检测各包的连续性计数CC是否成适当顺序，及如为否，则产生控制信号的电路。
7.根据权利要求6的设备，其中指示所接收信号完整性的该另外数据在该包标题数据中另包括一在预定包改变状态的正反比特，并且该检测装置包括用以检测个别包的连续性计数CC是否成适当顺序，及连志包的正反比特是否在正确状态，以及如为否，则产生控制信号的电路。
8.根据权利要求7的设备，另包括设备，以供唯有一相应包的连续性计数CC不成适当顺序时开始第一方式的补救动作，以及如果一相应包的连续性计数CC不成适当顺序及正反比特不在正确状态，则开始第二方式的补救动作。
9.一种系统用以接收包数据并将其解压缩，该包数据包括具有信号有效负载的包及可用以确定所接收信号完整性的另外数据，该系统包括在其中顺序储存的相应有效负载的存储器，并且其中在检测到数据漏失时，在包有效负载前插入中间差错码，一种插入该中间差错码的方法包含在出现包有效负载前，以存储器地址位置M至M+N的顺序，将中间差错码储存在该存储器，其中M及N为整数，并且N为储存中间差错码所需地址位置的数;在出现有效负载时，如果已检测到数据漏失，将包有效负载在存储器储存于另外的连续存储器位置M+N+1至M+N+K;以及如果未检测到数据漏失，则在出现有效负载时，以将包有效负载储存于存储器内的连续存储器位置M至M+K的方式入重写中间差错码，其中K为储存一相应有效负载所需存储器地址单元号。
全文摘要
在一种形式为将一包信号的视频有效负载导致缓冲记忆器空间的反向传输处理器中，包括用以在每一包有效负载前，在存储器中的顺序第一存储器地址位置写入一中间差错码的设备。同时，一处理器检查当前包，以确定其是否以适当顺序出现。如果一包漏失。则将有效负载在随后的顺序地址位置写入到存储器。如果无包漏失，则单结构包有效负载重写第一存储器地址位置，以删除不希望的中间误差码。
文档编号H04N5/44GK1112771SQ9510520
公开日1995年11月29日 申请日期1995年4月21日 优先权日1994年4月22日
发明者K·E·布里奇沃特, M·S·代斯, G·G·谭默 申请人:汤姆森消费电子有限公司