效果： 1. 可实现对多路高分辨率视频信号实时动态叠加； 2. 支持两种方式视频叠加，第一：通过任意的混叠系数把前景视频叠加到背景视频 上，称为Alpha-Blending技术；第二：使用颜色嵌位技术把前景视频的某一种颜色透明然 后叠加到背景视频上，称为Color-Keying; 3. 处理速度快、体积小巧、使用方便、价格低廉。
[0017]
【附图说明】
[0018] 图1为本发明系统架构示意图 图2为本发明系统中专用视频叠加芯片功能模块架构示意图 图3为本发明内存控制器模块详细电路设计图 图4为本发明系数混叠处理单元和颜色嵌位处理单元结构图 图5为本发明数据处理模块中位置比特生成电路结构图 图6为本发明发送接口引擎电路结构图 图中标号说明： 1主控制器模块、2预处理模块、3前同步单元、4内存控制器模块、5数据处理模块、 6发送接口引擎、7高性能DDR控制器模块、21分辨率检测单元、22预处理单元、23有效 数据提取单元、41接收数据通道、42发送数据通道、43访问仲裁单元、51混叠处理单元、 52颜色嵌位处理单元、71初始化模块、72相位校准模块、73控制逻辑模块、74命令/数 据通道模块、100专用视频叠加芯片、101外接DDR存储器、102嵌入式CPU、103DA芯片、 104~106AD芯片、D1~D4专用视频叠加芯片的第一至第四输入端、D5~D6专用视频叠 加芯片的第一至第二输入输出端、D7专用视频叠加芯片的输出端
【具体实施方式】
[0019] 本发明详细结构、应用原理、作用与功效，参照附图1-6,通过如下实施方式予以说 明。
[0020] 本发明系统组成架构如图1所示，包括输入模块、专用视频叠加芯片100、输出 模块和运算辅助模块，其中输入模块为三个高带宽AD芯片104~106,输出模块为DA芯 片103,运算辅助模块包括外接DDR储存器101和嵌入式CPU102,其中三个高带宽AD芯片 104~106的输出端分别连接专用视频叠加芯片100的第二输入端、第三输入端和第四输 入端D2~D4,高带宽AD芯片的输入端连接外部VGA信号；外接DDR储存器101连接专用 视频叠加芯片100的第一输入输出端D5,嵌入式CPU102连接专用视频叠加芯片100的第 二输入输出端D6,专用视频叠加芯片100的输出端D7连接DA芯片103的输入端，DA芯片 103的输出端连接输出VGA接口。
[0021] 前述三个高带宽AD芯片104~106使用TI(德州仪器）的TVP7001，DA芯片103 为AD(亚德罗半导体）的ADV7125,外置的DDR存储器101使用三片Sumsung(三星）的 K4H561638F-TCB3,主处理芯片为专用视频叠加芯片100,网络控制器芯片使用DM9000E， 嵌入式CPU102使用三星的S3C2410A。NORFLASH为SST39VF1601，与两片型号为 HY57V561620的SDRAM构成ARM系统，上面运行linux操作系统。在本实施方式中可以使用 PC通过UART或者以太网接口以及使用ARM处理器完成整个系统配置和运行控制。
[0022] 本发明系统中专用视频叠加芯片100的功能模块架构如图2所示，主控制器模块 1由I2C主控制器、控制状态机和寄存器组构成；视频预处理单元2由分辨率检测单元21、 预处理单元22和有效数据提取单元23构成；前同步单元3由异步FIFO和同步FIFO构成； 内存控制器模块4由接收数据通道41、访问仲裁单元43和发送数据通道42构成；数据处理 模块5由系数混叠处理单元51和颜色嵌位处理单元52构成；发送接口引擎6由异步FIFO 和帧重构模块构成；高性能DDR控制器7由初始化模块71、控制逻辑模块73、数据通道74 和相位校准模块72构成。
[0023] 专用视频叠加芯片100的功能模块架构各部分的功能和具体设计方法描述如下： 一、主控制器模块1，用于对整个系统的控制，协调各个功能模块的操作。该模块中包含 了所有系统寄存器、用于配置AD寄存器的I2C主控制器、外部配置接口、异常情况的监控和 恢复电路。
[0024] 主控制器模块1对系统的配置和异常情况监控过程如下： 1) 上电以后状态检测模块会检测各VGA输入的模式； 2) 状态监测模块检测完成以后，设置主控制器模块1中与输入模式相关的参数； 3) 然后读出配置ROM(只读存储器）中的默认参数，并通过I2C主控制器配置AD中相 应参数，然后设置主控制器模块1中的系统初始化完成寄存器启动整个系统； 4) 配置主控制器模块1中复位寄存器，复位整个系统； 5) 主控制器模块1设置各功能模块中的参数，设置完成后系统开始工作； 6) 主控制器模块1中的状态机进入工作状态，接收用户输入的配置信息； 7) -旦状态检测模块发现输入模式有改变或者系统运行出现异常情况，会再次激活整 个配置和恢复电路，重新配置系统。
[0025] 二、视频预处理模块2,用于检测视频分辨率，对视频进行数字降噪和图像稳定处 理，然后提取出有效数据交给后面的功能模块。其中： 1、 分辨率检测单元21，其电路工作原理如下：用AD输入的数据时钟对场同步信号和行 同步信号进行计数，得到其中六个参数，包括：场前肩、场消隐、场后肩、行前肩、行消隐、行 后肩，然后对这几个信号的筛选和比较得到主控制器模块1中配置ROM的读地址； 2、 预处理单元22,负责对视频进行数字降噪和图像稳定处理。该模块的输入输出保持 一致，都是RGB24比特视频。在延时敏感的应用环境中，可通过寄存器旁路掉该处理模块； 3、 有效数据提取单元23,负责提取出视频中有效数据，其后的模块处理的都是有效数 据，减少了处理数据量，并且简化了设计。其电路工作原理如下：用数据时钟对场同步信号 和行同步信号进行计数，起始点为场同步的下降沿。通过计数得到行数和列数，把行数和列 数送入比较器，与场前肩、场消隐、场后肩、行前肩、行消隐、行后肩进行比较，比较的结果就 是数据有效信号（data_enable): if((行数〉场消隐+场后肩and行数〈总行数-场前肩）and (列数〉行消隐+行后肩and列数〈总列数-行前肩）） data_enable= 1; else data_enable=0; 以上是其计算方式。
[0026] 三、前同步单元3,负责背景视频数据串并转换、跨时钟域和流量控制操作。从电 路设计角度来讲，使用移位寄存器进行数据串并转换，转换之后数据宽度为192比特，其中 包含8个像素点的数据，对转换之后的数据附上8个比特的地址信息后送入RAM(随机访问 存储器）中缓存起来。该RAM的深度为256,宽度为200比特，其两个时钟输入分别为AD输 入的数据时钟和系统主时钟，使用该RAM同时完成了数据缓存和跨时钟域的处理。该模块 中还定义了一个数据计数器，数据处理模块5根据该计算器判断是否缓存了足够的背景数 据。
[0027]四、内存控制器模块4,根据视频分辨率大小和外接DDR存储器101 (本实施例中 使用三个SAMSUNGK4H561638FDDR)的规格对视频数据进行分拆和打包，然后把数据在视 频中的位置信息嵌入到数据流中，以DDR-行容量为访问粒度调用高性能DDR内存控制器 模块7完成视频数据的缓存。其详细电路设计图如图3所示，其中： 1、 接收数据通道41，该模块包括三个功能：1)把输入的像素点的数据打包以匹配DDR 的宽度；2)根据数据包在帧内所处的位置加上地址信息；3)从数据时钟到DDR控制器处理 时钟的跨时钟处理； 接收数据通道41的电路工作原理如下：数据裁剪模块送入的数据首先通过8个宽度为 24比特的寄存器组成的移位寄存器。同时移位数据计数器对移位的个数进行计数，当计数 到8的时候，把移位寄存器中的数据加上地址信息送入数据更新寄存器。然后把数据更新 寄存器的内容送入异步FIFO作跨时钟域处理。只要异步FIFO中有数据就把数据读出来放 在同步FIFO中，该同步FIFO作为打包缓冲存储器。在数据缓冲的