VDl?VD4)、第一滤波电感L1、脉冲输入变压器Tl、第一功率晶体管V1、第二功率晶体管V2、第一反向保护二极管VD5、第二反向保护二极管VD6、第一电荷泵电容C9、第一电荷泵二极管VD7、第一匀压电阻R7、第二电荷泵电容C10、第二电荷泵二极管VD8、第二匀压电阻R8、输出保护电阻R6、旁路电容C6、旁路电阻R5、第一偏置电阻R3、第二偏置电阻R4、驱动电路滤波电感L2、驱动电路滤波电容C3、驱动电路滤波电阻R2、第一耦合电容C4、第二耦合电容C5。
[0072]其核心为一对NPN (第一功率晶体管VI)和PNP (第二功率晶体管V2)晶体管组成的射极跟随器电路形式的互补对管，外接音频线圈作为负载；脉冲输入变压器Tl隔离了脉冲输入端，并使得互补对管的发射结随功率输出模块的输出端的另一端的电位浮动。
[0073]AC输入的一端接限流电阻Rl的一端，限流电阻Rl的另一端接第一滤波电容Cl的一端和桥式整流器(VDl?VD4)输入端的一端，桥式整流器(VDl?VD4)输入端的另一端接第一滤波电容Cl的另一端和AC输入的另一端；桥式整流器(VDl?VD4)输出端的一端接第一滤波电感LI的一端,第一滤波电感LI的另一端接第二滤波电容C7的一端,第一电荷泵电容C9的一端和第一电荷泵二极管VD7的正极，第一匀压电阻R7的一端；第二滤波电容C7的另一端接第三滤波电容C8的一端,第一勻压电阻R7的另一端,第二勻压电阻R8的一端和输出保护电阻R6的一端；输出保护电阻R6的另一端接功率输出模块的输出端的一端；第三滤波电容C8的另一端接第二勻压电阻R8的另一端,桥式整流器(VDl?VD4)输出端的另一端，第二电荷泵电容ClO的一端和第二电荷泵二极管VD8的负极；第四滤波电容C2的一端接第一电荷泵电容C9的另一端和第一电荷泵二极管VD7的负极,第一功率晶体管Vl的集电极和第一反向保护二极管VD5的负极；第四滤波电容C2的另一端接第二电荷泵电容ClO的另一端和第二电荷泵二极管VD8的正极，第二功率晶体管V2的集电极和第二反向保护二极管VD6的正极，旁路电容C6的一端，旁路电阻R5的一端，以及公共端；旁路电容C6的另一端,旁路电阻R5的另一端,第一偏置电阻R3的一端,第二偏置电阻R4的一端，第一功率晶体管Vl的发射极和第一反向保护二极管VD5的正极，第二功率晶体管V2的发射极和第二反向保护二极管VD6的负极，脉冲输入变压器次级线圈Tlb的一端，驱动电路滤波电容C3的一端,功率输出模块的输出端的另一端相连；脉冲输入变压器次级线圈Tlb的另一端接驱动电路滤波电感L2的一端，驱动电路滤波电感L2的另一端接驱动电路滤波电容C3的另一端，驱动电路滤波电阻R2的一端，驱动电路滤波电阻R2的另一端接第一耦合电容C4的一端,第二稱合电容C5的一端；第一稱合电容C4的另一端接第一功率晶体管Vl的基极，第一偏置电阻R3的另一端；第二耦合电容C5的另一端接第二功率晶体管V2的基极，第二偏置电阻R4的另一端；脉冲输入变压器初级线圈Tla的一端引出形成信号输入端P的一端，脉冲输入变压器初级线圈Tla的另一端引出形成信号输入端P的另一端。
[0074]图5为基波脉冲与η次倍频谐波脉冲叠加模块的逻辑图(与门工作方式)。
[0075]逻辑电路为第一二输入或门的输入端的一端接基波脉冲If，第一二输入或门的输入端的另一端接第一片选信号SI ;第二二输入或门的输入端的一端接二次谐波脉冲2f，第二二输入或门的输入端的另一端接第二片选信号S2 ;第三二输入或门的输入端的一端接三次谐波脉冲3f,第三二输入或门的输入端的另一端接第三片选信号S3 ；......;第η 二输入或门的输入端的一端接第η次谐波脉冲nf，第η 二输入或门的输入端的另一端接第η片选信号Sn ；
[0076]第一二输入或门的输出端接η输入与门的第一输入端,第二二输入或门的输出端接η输入与门的第二输入端，第三二输入或门的输出端接η输入与门的第三输入端，......，
第η 二输入或门的输出端接η输入与门的第η输入端；η输入与门的输出端为基波脉冲If与被选中的第i次谐波脉冲if的叠加(采用逻辑“与”的形式获得);任意第i片选信号S i低电平有效；允许同时选中多个或门，相应地多输入逻辑与对应多个不同阶次谐波脉冲的叠加。本方案的输出结果仅对基波脉冲If的高电平部分有效，低电平部分保持原状；即基波脉冲与第i次谐波脉冲逻辑与后，仅在基波脉冲的高电平时产生调制，低电平不产生高次谐波的调制脉冲。
[0077]图6为基波脉冲与η次倍频谐波脉冲叠加模块的逻辑图(异或门工作方式)。
[0078]逻辑电路为第一二输入或门的输入端的一端接基波脉冲If，第一二输入或门的输入端的另一端接第一片选信号SI ;第二二输入或门的输入端的一端(2f)接第i次谐波脉冲if，第二二输入或门的输入端的另一端接第二片选信号S2 ;第一二输入或门的输出端接异或门的第一输入端，第二二输入或门的输出端接异或门的第二输入端，异或门的输出端获得基波脉冲If和输入的第i次谐波脉冲if逻辑“异或”。基波脉冲与第i次谐波脉冲逻辑“异或”后，在脉冲高电平和低电平阶段都产生高次谐波的调制脉冲，但高电平与低电平区域形成的高次谐波的调制脉冲反相。
[0079]为了获得基波脉冲与多个不同阶次谐波脉冲的叠加，利用图5的基波脉冲与η次倍频谐波脉冲叠加模块的逻辑图(与门工作方式)，将η输入与门的输出端接图6的基波脉冲与η次倍频谐波脉冲叠加模块的逻辑图(异或门工作方式)的第二二输入或门的输入端的一端(2f)，图5逻辑图的第一片选信号SI选逻辑“I” (封闭基波脉冲If)，被选中的多个各次谐波脉冲经过图5逻辑图的逻辑“与”，结果送图6逻辑图的第二二输入或门的输入端的一端(2f)，第二二输入或门的输入端的另一端(第二片选信号S2)选逻辑“0”，图6逻辑图的第一二输入或门的输入端的一端接基波脉冲lf，第一二输入或门的输入端的另一端(第一片选信号SI)选逻辑“0”，异或门的输出包含了基波脉冲与多个被选中的不同阶次谐波脉冲的叠加。
[0080]图7为单片机最小系统的硬件平台和I/O驱动电路组成的脉冲波形与时序发生器。
[0081]单片机最小系统硬件平台在单片机最小系统的基础上，在某个I/O 口线外接上I/O驱动电路形成脉冲波形与时序发生器的硬件电路。
[0082]单片机最小系统的Vcc接+5V电源和第一驱动电阻Rel的一端、第三驱动电阻Re3的一端、第四驱动电阻Re4的一端、脉冲波形与时序发生器的输出端的一端；单片机最小系统的Gnd端接地(公共端)，同时与第一驱动晶体管Tl的发射极、第二驱动晶体管T2的发射极连接，I/O 口线接第一驱动电阻的另一端、第二驱动电阻的一端，第二驱动电阻的另一端接第一驱动晶体管Tl的基极，第一驱动晶体管Tl的集电极接第二驱动晶体管T2的基极和第三驱动电阻Re3的另一端，第二驱动晶体管T2的集电极接第四驱动电阻Re4的另一端和脉冲波形与时序发生器的输出端的另一端。脉冲波形与时序发生器的输出端外接脉冲干扰信号功率输出模块的信号输入端P。
[0083]脉冲波形与时序发生器利用单片机最小系统的硬件平台，将硬件电路组成的连续脉冲波发生模块、基波脉冲发生模块、η次倍频模块、基波脉冲与η次倍频谐波脉冲叠加模块通过软件固化到单片机的只读存储器内，利用单片机内部的两路定时器功能模块，分别产生150?3400Hz可变，脉宽占空比在75%: 25%?25%: 75%之间可调的连续脉冲波，占空比保持50%: 50%不变的时间积分周期为2?15s，每I?5s连续脉冲波有一次
0.05?0.25s的间歇期，间歇期的时间间隔长度概率按正态分布，中心值为0.15s ;利用移位寄存器实现倍频功能，利用除法器实现多倍频波形产生的定时间隔计算；利用单片机的逻辑运算功能实现传统硬件的与、或、非、异或等逻辑运算，将运算结果和波形时序通过定时器控制，从单片机I/o 口线直接输出，通过I/O驱动电路的第一驱动晶体管Tl和第二驱动晶体管T2放大,直接驱动脉冲干扰信号功率输出模块的信号输入端P内部的脉冲输入变压器初级线圈Tla，经电磁耦合到脉冲输入变压器次级线圈Tlb，驱动互补的第一功率晶体管Vl和第二功率晶体管V2，最终驱动音频线圈LA和