并行间断数据流转换为串行连续数据流输出的方法
【技术领域】
[0001]本发明涉及一种并行间断数据流转换为串行连续数据流输出的方法，适用于高速数传接收机在完成数据解调、译码等处理后，把恢复出的原始数据以高速串行方式连续输出，也可以应用于其它需要把并行间断数据流转换为串行连续数据流输出的场合。
【背景技术】
[0002]随着现代空间技术和通信技术的发展，在卫星通信中高速数传接收机处理的数据速率越来越高，模式越来越多。高速数传接收机在接收到卫星信号，完成对接收信号的解调和译码等处理后需要把恢复出的原始数据传输给后续的数据纪录、数据处理等工作单元。并行传输方式由于走线多、信号间串扰大等缺陷，无法突破自身的速度瓶颈。而串行传输拥有更高的传输速率但只需要少量的信号线，降低了硬件开发成本和复杂度，满足高速率的数据通信需求，被广泛地应用到各种高速数据通信系统设计中。近年来业界不乏成熟的支持高速并串转换的ASIC芯片，但由于高速数传接收机接收的信号格式多种多样，高速数传接收机在完成对接收信号的解调和译码等处理后得到的并行数据流通常是间断的，并且速率和格式不固定，现有芯片不具备如此高的灵活性，难以同时支持如此多的传输格式。另夕卜，采用专门的ASIC芯片需要进行专门的硬件设计，会增加产品开发的周期。由于在高速接收机中本身就存在可编成逻辑芯片，因此如果能够在可编成逻辑芯片中把并行间断数据流转换为串行连续数据流输出，就能够节省开发时间，降低硬件成本，并且具有更高的灵活性。
【发明内容】
[0003]本发明的目的是针对现有技术在高速数传接收机应用中存在的不足，提供一种能够对输入并行间断数据流进行速率估计和连续化处理，把并行间断数据流转换为串行连续数据流输出的方法，以解决高速数传接收机输出接口复杂、适应性不足的问题。
[0004]本发明解决现有技术问题所采用的方案是:一种并行间断数据流转换为串行连续数据流输出的方法，其特征在于包括如下步骤:
在高速数传接收机中，解调和译码模块处理完成后的并行间断数据流DATA、使能信号EN和时钟CLK 一起送给时钟速率转换模块。时钟速率转换模块根据接收到的使能信号EN和时钟CLK对并行间断数据DATA进行存储，同时用内部固定速率的参考时钟CLK 1对存储的并行间断数据和使能信号进行读取，将得到的速率转换后的并行间断数据流DATA1、使能信号EN1与读取时钟CLK1 一起送给速率估计模块和先进先出存储模块FIFO;速率估计模块根据接收到的并行间断数据DATA1、使能信号EN1和时钟CLK1对接收数据的平均速率进行估计，并把速率估计结果送给读取时钟产生模块;读取时钟产生模块根据速率估计结果产生与输入数据速率相当的读取时钟，并根据先进先出存储模块FIFO中的残留数据长度对读取时钟的速率进行动态调整，以保证读取时钟的速率能够与写入先进先出存储模块FIFO的数据速率保持动态平衡;先进先出存储模块FIFO根据接收到的并行间断数据DATA1、使能信号EN1和时钟CLK1对数据进行存储，同时用读取时钟产生模块产生出的读取时钟读取已经存储的数据，把并行间断数据流转换为并行连续数据流，与读取时钟一起送给并串转换模块;并串转换模块把接收到的并行连续数据流和相应的读取时钟一起转换为串行连续数据流和串行时钟输出。
[0005]本发明相比于现有技术具有如下有益效果:
实现方便，不需要进行硬件电路的修改。本发明针对高速数传接收机在完成对接收信号的解调和译码等处理后得到的并行数据流不连续、速率和格式不固定，现有芯片不具备如此高的灵活性、难以同时支持如此多的传输格式的问题，提供一种在可编程逻辑器件内实现的、把并行间断数据流转换为串行连续数据流输出的方法。
[0006]转换过程自动化程度高，不需要提前知道并行数据的速率、帧长、模式等参数。本发明与现有技术方法相比能够在不知道接收数据速率、帧长、工作模式等参数的前提下，自适应地把输入的并行间断数据流转化为高速串行连续数据流输出。本发明特别适用于高速数传接收机在完成数据的解调和译码等处理后的连续串行输出。
【附图说明】
[0007]下面结合附图和实施例对本发明进一步说明。
[0008]图1是并行间断数据流转换为串行连续数据流输出的电路框图。
【具体实施方式】
[0009]参阅图1。根据本发明，在高速数传接收机中，解调和译码模块处理完成后的并行间断数据流DATA、使能信号EN和时钟CLK 一起送给时钟速率转换模块。时钟速率转换模块根据接收到的使能信号EN和时钟CLK对并行间断数据DATA进行存储，同时用内部固定速率的参考时钟CLK1对存储的并行间断数据和使能信号进行读取，将得到的速率转换后的并行间断数据流DATA1、使能信号EN1，与读取时钟CLK1 一起送给速率估计模块和先进先出存储模块FIFO。速率估计模块根据接收到的并行间断数据DATA1、使能信号EN1和时钟CLK1对接收数据的平均速率进行估计，并把速率估计结果送给读取时钟产生模块。读取时钟产生模块根据速率估计结果产生与输入数据速率相当的读取时钟，并根据先进先出存储模块FIFO中的残留数据长度对读取时钟的速率进行动态调整，以保证读取时钟的速率能够与写入先进先出存储模块FIFO的数据速率保持动态平衡。先进先出存储模块FIFO根据接收到的并行间断数据DATA1、使能信号EN1和时钟CLK1对数据进行存储，同时用读取时钟产生模块产生出的读取时钟读取已经存储的数据，把并行间断数据流转换为并行连续数据流，与读取时钟一起送给并串转换模块。并串转