优化了大信号处理能力的高速数字信号电路的制作方法
【专利摘要】本实用新型提供了优化了大信号处理能力的高速数字信号电路，包括：差分负反馈网络、低通环节、开关管M7、M8以及尾电流源I3；开关管M7、M8的源极相连，漏极与差分负反馈网络连接，形成低频负反馈网络；低通环节包括依次串联连接在OUTN和OUTP之间的电阻R5、电容C1、电容C2和电阻R6；电阻R5和电容C1的连接端与开关管M7的栅极连接；电阻R6和电容C2的连接端与开关管M8的栅极连接；使得OUTN和OUTP的输出经过该低通环节后，其中的直流部分反馈至开关管M7、M8的栅极；尾电流源I3设置在开关管M7、M8的源极与地之间，开关管M7、M8始终处于导通状态，使其的漏极对差分负反馈网络形成一偏置电流。
【专利说明】
优化了大信号处理能力的高速数字信号电路
技术领域
[0001] 本实用新型涉及一种数字信号电路，尤其涉及一种高速数字信号电路。
【背景技术】
[0002] 高速数字信号电路广泛应用于光通信的高速集成电路设计，如TIA，LA，LDD等。它 的原理是利用差分负反馈，来拓展电路带宽。虽然现有技术方案可以有效的处理小信号，但 是无法处理大信号。因为当输入为大信号时，会使电路工作在切换状态，尾电流源的电流要 么完全流经其中两个开关管，要么就完全的流另外两个开关管。使得其中两个开关管从有 电流状态(饱和态)进入无电流状态(接近关断），由于其跨导gm在接近关断状态时，会变得 非常小，因此开关速度将大大降低，从而使得输出信号眼图边缘速度急剧变慢，劣化眼图质 量。 【实用新型内容】
[0003] 本实用新型所要解决的主要技术问题是提供一种优化了大信号处理能力的高速 数字信号电路，保证大信号输入下，输出信号眼图质量良好。
[0004] 为了解决上述的技术问题，本实用新型提供了一种优化了大信号处理能力的高速 数字信号电路，包括:差分负反馈网络、低通环节、开关管M7、M8以及尾电流源13;
[0005] 所述开关管M7、M8的源极相连，漏极与所述差分负反馈网络连接，形成低频负反馈 网络；
[0006] 所述低通环节包括依次串联连接在0UTN和0UTP之间的电阻R5、电容C1、电容C2和 电阻R6;所述电阻R5和电容C1的连接端与所述开关管M7的栅极连接;所述电阻R6和电容C2 的连接端与所述开关管M8的栅极连接;使得所述0UTN和0UTP的输出经过该低通环节后，其 中的直流部分反馈至所述开关管M7、M8的栅极；
[0007] 所述尾电流源13设置在所述开关管M7、M8的源极与地之间，所述开关管M7、M8始终 处于导通状态，使其的漏极对所述差分负反馈网络形成一偏置电流。
[0008] 在一较佳实施例中：所述差分负反馈网络包括对称设置的开关管Ml、M2,其栅极分 别与INN、INP连接，源极相互连接且通过电流源II接地;所述开关管Ml的漏极与开关管M7的 漏极连接，开关管M2的漏极与开关管M8的漏极连接。
[0009] 在一较佳实施例中：所述差分负反馈网络还包括对称设置的开关管M5、M6;所述开 关管M5的漏极与M6的漏极连接并与VDD连接;所述开关管M5的源极与Ml的漏极连接，开关管 M6的源极与M2的漏极连接。
[0010]在一较佳实施例中：所述差分负反馈网络还包括对称设置的开关管M3、M4;其源极 相互连接并通过尾电流源12接地;开关管M3的栅极与Ml的漏极连接，开关管M4的栅极与M2 的漏极连接;开关管M3的漏极与0UTP连接，开关管M4的漏极与0UTN连接。
[0011]在一较佳实施例中：还包括串联连接的电阻R1、R3，以及串联连接的电阻R2、R4;其 中电阻RI、R3串联连接在VDD与0UTP之间；电阻R2、R4串联连接在VDD与0UTN之间；所述电阻 RI、R3的连接端与所述开关管M5的栅极连接，电阻R2、R4的连接端与所述开关管M6的栅极连 接。
[0012] 在一较佳实施例中：所述开关管为三极管或M0S管。
[0013] 相较于现有技术，本实用新型的技术方案具备以下的有益效果：
[0014] 1.本实用新型提供的一种优化了大信号处理能力的高速数字信号电路，由于尾电 流源13作为固定的尾电流源，因此，在大信号输入时，开关管M5或M6不会进入关断状态，因 为它们有个固定的最小偏置电流约为
因此M5或M6的gm会保持一个最小值，从而保证信 号的边缘速度，优化了输出信号眼图质量。
[0015] 2.本实用新型提供的一种优化了大信号处理能力的高速数字信号电路，增加了直 流失调补偿功能，0UTN与0UTP通过低通环节，其直流成分被反馈至M7与M8的栅极，M7，M8通 过漏极与主电路相连，形成了低频负反馈网络，其低频截止频率由该环路的增益带宽积来 决定。
【附图说明】
[0016] 图1为本实用新型优选实施例的电路结构图。
【具体实施方式】
[0017] 下面结合附图和【具体实施方式】对本实用新型作进一步说明。
[0018] 参考图1，一种优化了大信号处理能力的高速数字信号电路，包括:差分负反馈网 络、低通环节、开关管M7、M8以及尾电流源13;
[0019]所述差分负反馈网络包括对称设置的开关管Ml、M2，其栅极分别与INN、INP连接， 源极相互连接且通过电流源11接地;所述开关管Ml的漏极与开关管M7的漏极连接，开关管 M2的漏极与开关管M8的漏极连接。以及
[0020] 对称设置的开关管M3、M4;其源极相互连接并通过尾电流源12接地;开关管M3的栅 极与Ml的漏极连接，开关管M4的栅极与M2的漏极连接;开关管M3的漏极与0UTP连接，开关管 M4的漏极与0UTN连接。
[0021] 另外，还包括对称设置的开关管M5、M6;所述开关管M5的漏极与M6的漏极连接并与 VDD连接;所述开关管M5的源极与Ml的漏极连接，开关管M6的源极与M2的漏极连接。
[0022] 还包括串联连接的电阻Rl、R3，以及串联连接的电阻R2、R4;其中电阻RI、R3串联连 接在VDD与0UTP之间；电阻R2、R4串联连接在VDD与0UTN之间；所述电阻RI、R3的连接端与所 述开关管M5的栅极连接，电阻R2、R4的连接端与所述开关管M6的栅极连接。
[0023]所述开关管M7、M8的源极相连，漏极与所述差分负反馈网络连接，形成低频负反馈 网络；
[0024] 所述低通环节包括依次串联连接在0UTN和0UTP之间的电阻R5、电容C1、电容C2和 电阻R6;所述电阻R5和电容C1的连接端与所述开关管M7的栅极连接;所述电阻R6和电容C2 的连接端与所述开关管M8的栅极连接;使得所述0UTN和0UTP的输出经过该低通环节后，其 中的直流部分反馈至所述开关管M7、M8的栅极；
[0025] 所述尾电流源13设置在所述开关管M7、M8的源极与地之间，所述开关管M7、M8始终 处于导通状态，使其的漏极对所述差分负反馈网络形成一偏置电流。
[0026] 1.本实用新型提供的一种优化了大信号处理能力的高速数字信号电路，由于尾电 流源13作为固定的尾电流源，因此，在大信号输入时，开关管M5或M6不会进入亚阈值状态， 因为它们有个固定的最小偏置电流约为
因此M5或M6的gm会保持一个最小值，从而保证 信号的边缘速度，优化了输出信号眼图质量。
[0027] 2.本实用新型提供的一种优化了大信号处理能力的高速数字信号电路，增加了直 流失调补偿功能，0UTN与0UTP通过低通环节，其直流成分被反馈至M7与M8的栅极，M7，M8通 过漏极与主电路相连，形成了低频负反馈网络，其低频截止频率由该环路的增益带宽积来 决定。
[0028]本实施例中，所述开关管为三极管或M0S管。
[0029]以上所述，仅为本实用新型较佳的【具体实施方式】，但本实用新型的保护范围并不 局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到 的变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应该 以权利要求的保护范围为准。
【主权项】
1. 一种优化了大信号处理能力的高速数字信号电路，其特征在于包括:差分负反馈网 络、低通环节、开关管M7、M8以及尾电流源13; 所述开关管M7、M8的源极相连，漏极与所述差分负反馈网络连接，形成低频负反馈网 络； 所述低通环节包括依次串联连接在OUTN和OUTP之间的电阻R5、电容C1、电容C2和电阻 R6;所述电阻R5和电容C1的连接端与所述开关管M7的栅极连接;所述电阻R6和电容C2的连 接端与所述开关管M8的栅极连接;使得所述OUTN和OUTP的输出经过该低通环节后，其中的 直流部分反馈至所述开关管M7、M8的栅极； 所述尾电流源13设置在所述开关管M7、M8的源极与地之间，所述开关管M7、M8始终处于 导通状态，使其的漏极对所述差分负反馈网络形成一偏置电流。2. 根据权利要求1所述的一种优化了大信号处理能力的高速数字信号电路，其特征在 于:所述差分负反馈网络包括对称设置的开关管Ml、M2，其栅极分别与INN、INP连接，源极相 互连接且通过电流源II接地;所述开关管Ml的漏极与开关管M7的漏极连接，开关管M2的漏 极与开关管M8的漏极连接。3. 根据权利要求2所述的一种优化了大信号处理能力的高速数字信号电路，其特征在 于:所述差分负反馈网络还包括对称设置的开关管M5、M6;所述开关管M5的漏极与M6的漏极 连接并与VDD连接;所述开关管M5的源极与Ml的漏极连接，开关管M6的源极与M2的漏极连 接。4. 根据权利要求3所述的一种优化了大信号处理能力的高速数字信号电路，其特征在 于:所述差分负反馈网络还包括对称设置的开关管M3、M4;其源极相互连接并通过尾电流源 12接地;开关管M3的栅极与Ml的漏极连接，开关管M4的栅极与M2的漏极连接;开关管M3的漏 极与OUTP连接，开关管M4的漏极与OUTN连接。5. 根据权利要求4所述的一种优化了大信号处理能力的高速数字信号电路，其特征在 于:还包括串联连接的电阻Rl、R3，以及串联连接的电阻R2、R4;其中电阻RI、R3串联连接在 VDD与OUTP之间；电阻R2、R4串联连接在VDD与OUTN之间；所述电阻RI、R3的连接端与所述开 关管M5的栅极连接，电阻R2、R4的连接端与所述开关管M6的栅极连接。6. 根据权利要求1-5中任一项所述的一种优化了大信号处理能力的高速数字信号电 路，其特征在于:所述开关管为三极管或M0S管。
【文档编号】H04B10/50GK205647529SQ201620364958
【公开日】2016年10月12日
【申请日】2016年4月27日
【发明人】陈伟, 潘剑华
【申请人】厦门优迅高速芯片有限公司