换器142的第二端耦接至第二延迟单元122的第一输入端。第三延迟单元123具有第一输入端、第二输入端，以及输出端，其中第三延迟单元123的第一输入端用于接收第二延迟信号SD2，第三延迟单元123的第二输入端用于接收复位信号SR，而第三延迟单元123的输出端用于输出第三延迟信号SD3。第三串接切换器133具有第一端和第二端，其中第三串接切换器133的第一端耦接至第三延迟单元123的输出端，而第三串接切换器133的第二端用于选择性地输出第三延迟信号SD3至第四延迟单元124。第三反馈切换器143具有第一端和第二端，其中第三反馈切换器143的第一端耦接至第三延迟单元123的输出端，而第三反馈切换器143的第二端耦接至第三延迟单元123的第一输入端。第四延迟单元124具有第一输入端、第二输入端，以及输出端，其中第四延迟单元124的第一输入端用于接收第三延迟信号SD3，第四延迟单元124的第二输入端用于接收复位信号SR，而第四延迟单元124的输出端用于输出第四延迟信号SD4。第四串接切换器134具有第一端和第二端，其中第四串接切换器134的第一端耦接至第四延迟单元124的输出端，而第四串接切换器134的第二端用于选择性地输出第四延迟信号SD4。第四反馈切换器144具有第一端和第二端，其中第四反馈切换器144的第一端耦接至第四延迟单元124的输出端，而第四反馈切换器144的第二端耦接至第四延迟单元124的第一输入端。
[0019]感测电路200可操作于一计算模式和一读取模式。在计算模式中，第一串接切换器131、第二串接切换器132、第三串接切换器133，以及第四串接切换器134皆导通，且第一反馈切换器141、第二反馈切换器142、第三反馈切换器143，以及第四反馈切换器144皆断开，使得输入信号SIN、第一延迟信号SDl、第二延迟信号SD2、第三延迟信号SD3，以及第四延迟信号SD4皆可于延迟链210中进行传递。在读取模式中，第一串接切换器131、第二串接切换器132、第三串接切换器133，以及第四串接切换器134皆断开，且第一反馈切换器141、第二反馈切换器142、第三反馈切换器143，以及第四反馈切换器144皆导通，使得第一延迟单元121、第二延迟单元122、第三延迟单元123，以及第四延迟单元124各自形成一锁存器，而译码器260由延迟链210处读取第一延迟信号SDl、第二延迟信号SD2、第三延迟信号SD3，以及第四延迟信号SD4。相似地，第一延迟单元121、第二延迟单元122、第三延迟单元123，以及第四延迟单元124皆由工作电压VDD(亦即，一电源电压)和接地电位VSS处取得电力供应。若工作电压VDD有任何噪声，其皆可藉由分析译码器260的输出信号SOUT而侦测出来。与图1的感测电路100相比，感测电路200包括更多延迟单元和切换器，以提供较佳的噪声侦测精准度。
[0020]图3显示根据本发明一个实施例所述的感测电路300的示意图。图3和图2相似。感测电路300包括延迟链310和译码器360。此二实施例的差异在于，在感测电路300的延迟链310中，第一延迟单元321、第二延迟单元322、第三延迟单元323，以及第四延迟单元324皆由与门(AND Gate)所实施；另一方面，第一串接切换器331、第一反馈切换器341、第二串接切换器332、第二反馈切换器342、第三串接切换器333、第三反馈切换器343、第四串接切换器334，以及第四反馈切换器344皆由传输门(Transmiss1n Gate)所实施。每一个传输门包括P型金属氧化物半导体场效应晶体管(P_channeI Metal-Oxide-Semiconductor Field-Effect Transistor，PM0SFET)和N型金属氧化物半导体场效应晶体管(N-channeI Metal-Oxide-Semiconductor Field-Effect Transistor ,NM0SFET)，其中P型金属氧化物半导体场效应晶体管和N型金属氧化物半导体场效应晶体管互相并联。每一个串接切换器与其对应的反馈切换器两者操作状态互补。必须注意的是，本发明并不仅限于此。在其他实施例中，前述的延迟单元还可用与非门(NAND Gate)、或门(OR Gate)、或非门(NOR Gate)，或是反向器(Inverter)来实施，而前述的串接切换器和反馈切换器还可用N型金属氧化物半导体场效应晶体管或P型金属氧化物半导体场效应晶体管来实施。
[0021]感测电路300的操作方式与前述的感测电路100、200皆相似。感测电路300可操作于一初始模式(Initial Mode)、一计算模式，以及一读取模式。在初始模式中，复位信号SR为低逻辑电平(例如:逻辑电平“O”)，使得第一延迟信号SD1、第二延迟信号SD2、第三延迟信号SD3，以及第四延迟信号SD4皆被复位，且皆维持于低逻辑电平。在其余模式中，复位信号SR为高逻辑电平(例如:逻辑电平“I”)，使得第一延迟信号SD1、第二延迟信号SD2、第三延迟信号SD3，以及第四延迟信号SD4皆为可调整的。感测电路300的计算模式和读取模式的操作将如下列实施例和图式中所述。
[0022]图4显示根据本发明一个实施例所述的工作电压VDD的波形图。在图4的实施例中，若工作电压VDD为非理想的，则它可能会受到IR电压降(IR-drop)所影响，其中IR电压降因非理想电力网(Power Mesh)的电流和电阻所造成。举例而言，工作电压VDD可能为非固定值，并可能具有一些波动区间(例如:图中0.9*VDD和0.7*VDD的区间，其皆比原始VDD的值低)。工作电压VDD的波动区间即为所谓的电源电压的噪声(Supply VoItage Noise)，其会降低整体系统的性能。为解决此问题，可加入前述的感测电路100、200、300中的任一个，用于监控和侦测电源电压的噪声。下列图5-6的实施例使读者易于理解本发明所提的感测电路100、200、300的原理和操作方式。即便感测电路100、200、300的结构有些许不同，其设计和操作方式都是相近的。
[0023]图5显示根据本发明一个实施例所述的感测电路300操作于计算模式的示意图。在计算模式之前，会先进入初始模式，具有低逻辑电平的复位信号SR施加于感测电路300，使得第一延迟信号SDl、第二延迟信号SD2、第三延迟信号SD3，以及第四延迟信号SD4皆被复位为低逻辑电平。初始模式可以在计算模式开始前周期性地执行。请一并参考图3和图5。如图3和图5所示，当感测电路300进入计算模式时，输入信号SIN和控制信号SC皆由低逻辑电平上升至高逻辑电平。第一串接切换器331、第二串接切换器332、第三串接切换器333，以及第四串接切换器334皆导通，且第一延迟单元321、第二延迟单元322、第三延迟单元323，以及第四延迟单元324皆互相親接，以形成一传递链(Progressing Chain)(在图5中，第一延迟单元321、第二延迟单元322、第三延迟单元323，以及第四延迟单元324被仿真成四个缓冲器(Buffer)521至524)。此时，具有步级波形(Step Waveform)的输入信号SIN由第一延迟单元321经过第二延迟单元322、第三延迟单元323传送至第四延迟单元324。
[0024]图6显示根据本发明一个实施例所述的感测电路300操作于读取模式的示意图。请一并参考图3和图6。如图3和图6所示，当感测电路300进入读取模式时，控制信号SC由高逻辑电平下降至低逻辑电平。第一串接切换器331、第二串接切换器332、第三串接切换器333，以及第四串接切换器334皆断开，且第一延迟单元321、第二延迟单元322、第三延迟单元323，以及第四延迟单元324皆被互相解耦合(Decoupled)，以形成独立的四个锁存器，用于分别储存第一延迟信号SDl、第二延迟信号SD2、第三延迟信号SD3，以及第四延迟信号SD4(在图6中，第一延迟单元321、第二延迟单元322、第三延迟单元323，以及第四延迟单元324被仿真成四个缓冲器521至524，而第一反馈切换器341、第二反馈切换器342、第三反馈切换器343，以及第四反馈切换器344被模拟成另外四个缓冲器541至544，其中这些缓冲器形成独立的四个锁存器)。然后，储存于前述的四个锁存器中的第一延迟信号SD1、第二延迟信号SD2、第三延迟信号SD3，以及第四延迟信号SD4将由译码器560所读取出来。
[0025]大致而言，若工作电压VDD相对较高，则每一个延迟单元的充电、放电电流将会相对较大，而输入信号SIN(例如:具有一步级波形)于延迟链中的传递速度会比较快;反之，若工作电压VDD相对较低，则每一个延迟单元的充电、放电电流将会相对较小，而输入信号SIN于延迟链中的传递速度会比较慢。输入信号SIN于延迟链中的传送速度大致正比于工作电压VDD的一平均值。举例而言，若延迟单元的延迟信号呈现比特组合「1111」(亦即，第一延迟信号SDl、第二延迟信号SD2、第三延迟信号SD3，以及第四延迟信号SD4皆为高逻辑电平)，则可能代表此时传送速度正常，且工作电压VDD没有IR电压降发生。