另一方面，若延迟单元的延迟信号呈现比特组合「1110」(亦即，第一延迟信号SDl、第二延迟信号SD2，以及第三延迟信号SD3皆为高逻辑电平，但第四延迟信号SD4为低逻辑电平)，则可能代表传送速度相对较慢，且工作电压VDD存在IR电压降及电压噪声，使得输入信号SIN的传送时间增加(如图6所示)。译码器560用于将第一延迟信号SD1、第二延迟信号SD2、第三延迟信号SD3，以及第四延迟信号SD4转化为输出信号SOUT ο举例而言，译码器560可将2N比特转化为N比特，以简化输出信息，其中N为一正整数。例如，延迟信号SDl至SD4的比特组合「1111」可转化为二进制数「11」的输出信号SOUT。又例如，延迟信号SDI至SD4的比特组合「1100」可转化为二进制数「OI」的输出信号S0UT。在前述的示例中，译码器560将22(4)比特的延迟信号转换为2比特的输出信号，其中正整数N设为2。因此，若输出信号SOUT呈现延迟信号SDl至SD4的高逻辑位越多且输入信号SIN传送通过的延迟单元越多，则可能代表工作电压VDD的噪声相对没那么严重。反之，若输出信号SOUT呈现延迟信号SDl至SD4的高逻辑位越少且输入信号SIN传送通过的延迟单元越少，，则可能代表工作电压VDD的噪声非常严重。在本发明中，电源电压噪声可藉由分析输出信号SOUT来进行侦测和判断。前述的分析流程可藉由其他组件，例如:处理器(未显示)，来执行。
[0026]本发明提出一种新颖的感测电路，可用于侦测电源电压的噪声。藉由使用延迟链和传送其上的一输入信号，可精确地估计出供应给延迟链的电源电压的平均大小。在此设计下，若电源电压产生任何噪声或变化，可藉由分析延迟链的延迟信号，以及译码器的输出信号而立即侦测出来。在一些实施例中，本发明可以使用二个或更多个感测电路，以逐一取样不同时间区间的电源电压信息。和传统设计方式相比，本发明所提的感测电路至少具有高操作速度、低组件成本，以及高精准度等优势，适合应用于电位噪声侦测的领域中。
[0027]以上所述的组件参数仅为举例，非为本发明的限制条件。本技术领域人员可以根据不同需要调整这些设定值。本发明的感测电路并不仅限于图1-6所图示的状态。本发明可以仅包括图1-6的任何一个或多个实施例的任何一个或多个技术特征。换言之，并非所有图标的特征均须同时实施于本发明的感测电路当中。
[0028]在本说明书以及权利要求中的序数，例如「第一」、「第二」、「第三」等等，彼此之间并没有顺序上的先后关系，其仅用于标示区分两个具有相同名字的不同组件。
[0029]本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。
【主权项】
1.一种感测电路，其特征在于，包括延迟链和译码器，其中， 该延迟链包括: 第一延迟单元，用于根据输入信号和复位信号来产生第一延迟信号； 第一串接切换器，用于根据与控制信号互补的反向控制信号来选择性地使该第一延迟信号通过；以及第一反馈切换器，用于根据该控制信号来选择性地形成该第延迟单元的反馈路径；以及 该译码器，用于根据该第一延迟信号来产生输出信号。2.如权利要求1所述的感测电路，其特征在于，在计算模式中，该第一串接切换器导通且该第一反馈切换器断开，使得该输入信号于该延迟链中作传送，而其中在读取模式中，该第一串接切换器断开且该第一反馈切换器导通，使得该第一延迟单元形成一锁存器且该译码器从该延迟链中读取该第一延迟信号。3.如权利要求1所述的感测电路，其特征在于，该第一延迟单元具有第一输入端、第二输入端，以及输出端，该第一延迟单元的该第一输入端用于接收该输入信号，该第一延迟单元的该第二输入端用于接收该复位信号，而该第一延迟单元的该输出端用于输出该第一延迟信号。4.如权利要求3所述的感测电路，其特征在于，该第一串接切换器具有第一端和第二端，该第一串接切换器的该第一端耦接至该第一延迟单元的该输出端，而该第一串接切换器的该第二端用于选择性地输出该第一延迟信号。5.如权利要求4所述的感测电路，其特征在于，该第一反馈切换器具有第一端和第二端，该第一反馈切换器的该第一端耦接至该第一延迟单元的该输出端，而该第一反馈切换器的该第二端耦接至该第一延迟单元的该第一输入端。6.如权利要求2所述的感测电路，其特征在于，该第一延迟单元由与门所实施。7.如权利要求6所述的感测电路，其特征在于，在初始模式中，该复位信号为低逻辑电平，而该第一延迟信号维持于低逻辑电平，在其余模式中，该复位信号为高逻辑电平，而该第一延迟信号为可调整的。8.如权利要求6所述的感测电路，其特征在于，当该感测电路进入该计算模式时，该输入信号和该控制信号皆由低逻辑电平上升至高逻辑电平，而当该感测电路进入该读取模式时，该控制信号由高逻辑电平下降至低逻辑电平。9.如权利要求1所述的感测电路，其特征在于，该第一串接切换器和该第一反馈切换器的操作状态互补，且皆由传输门所实施，其中每一个该传输门包括P型金属氧化物半导体场效应晶体管和N型金属氧化物半导体场效应晶体管，而该P型金属氧化物半导体场效应晶体管和该N型金属氧化物半导体场效应晶体管并联耦接。10.如权利要求1所述的感测电路，其特征在于，该延迟链更包括: 第二延迟单元，用于根据该第一延迟信号和该复位信号来产生第二延迟信号； 第二串接切换器，用于根据该反向控制信号来选择性地使该第二延迟信号通过；以及 第二反馈切换器，用于根据该控制信号来选择性地形成该第二延迟单元的一反馈路径； 其中该译码器更根据该第二延迟信号来产生该输出信号。11.如权利要求10所述的感测电路，其特征在于，在一计算模式中，该第二串接切换器导通且该第二反馈切换器断开，使得该第一延迟信号于该延迟链中作传送，而其中在一读取模式中，该第二串接切换器断开且该第二反馈切换器导通，使得该第二延迟单元形成锁存器且该译码器由该延迟链中读取该第二延迟信号。12.如权利要求10所述的感测电路，其特征在于，该第二延迟单元具有第一输入端、第二输入端，以及输出端，该第二延迟单元的该第一输入端用于接收该第一延迟信号，该第二延迟单元的该第二输入端用于接收该复位信号，而该第二延迟单元的该输出端用于输出该第二延迟信号。13.如权利要求12所述的感测电路，其特征在于，该第二串接切换器具有第一端和第二端，该第二串接切换器的该第一端耦接至该第二延迟单元的该输出端，而该第二串接切换器的该第二端用于选择性地输出该第二延迟信号。14.如权利要求13所述的感测电路，其特征在于，该第二反馈切换器具有第一端和第二端，该第二反馈切换器的该第一端耦接至该第二延迟单元的该输出端，而该第二反馈切换器的该第二端耦接至该第二延迟单元的该第一输入端。15.如权利要求10所述的感测电路，其特征在于该第二延迟单元由与门所实施。16.如权利要求10所述的感测电路，其特征在于，该第二串接切换器和该第二反馈切换器的操作状态互补。17.如权利要求10所述的感测电路，其特征在于，该延迟链更包括: 第三延迟单元，用于根据该第二延迟信号和该复位信号来产生第三延迟信号； 第三串接切换器，用于根据该反向控制信号来选择性地使该第三延迟信号通过； 第三反馈切换器，用于根据该控制信号来选择性地形成该第三延迟单元的一反馈路径； 第四延迟单元，用于根据该第三延迟信号和该复位信号来产生第四延迟信号； 第四串接切换器，用于根据该反向控制信号来选择性地使该第四延迟信号通过；以及 第四反馈切换器，用于根据该控制信号来选择性地形成该第四延迟单元的反馈路径； 其中该译码器更根据该第三延迟信号和该第四延迟信号来产生该输出信号。18.如权利要求17所述的感测电路，其特征在于，该第一延迟单元、该第二延迟单元、该第三延迟单元，以及该第四延迟单元皆由一工作电压来供应电力，若该工作电压有噪声，则该噪声能藉由分析该译码器的该输出信号而被侦测出来。19.如权利要求18所述的感测电路，其特征在于，若该输出信号显示该输入信号通过该第一延迟单元、该第二延迟单元、该第三延迟单元，以及该第四延迟单元的越多单元传送，则代表该工作电压的该噪声较不严重。20.如权利要求1所述的感测电路，其特征在于，该译码器用于将2N比特转化成N比特，其中N为一正整数。
【专利摘要】本发明实施例公开了一种感测电路，包括延迟链和译码器。该延迟链包括至少一个延迟单元、至少一个串接切换器，以及至少一个反馈切换器。该延迟单元根据输入信号和复位信号来产生延迟信号。该串接切换器根据控制信号来选择性地使该延迟信号通过。该反馈切换器根据该控制信号来选择性地形成该延迟单元的反馈路径。该译码器根据该延迟信号来产生一输出信号。该延迟单元由电源电压来取得电力供应。若该电源电压有噪声，则该噪声将能藉由分析该译码器的该输出信号而被侦测出来。
【IPC分类】G01R19/00, G01R29/26
【公开号】CN105652102
【申请号】
【发明人】黄柏智, 方家伟
【申请人】联发科技股份有限公司
【公开日】2016年6月8日
【申请日】2015年11月25日