一种fpga配置存储器阵列的多电源分区分时上电系统的制作方法
【技术领域】
[0001] 本发明设及一种FPGA配置存储器阵列的多电源分区分时上电系统，属于集成电路
技术领域。
【背景技术】
[0002] 现场可编程逻辑口阵列下简称FPGA)根据配置信息可W实现不同的逻辑功能。 SRAM型FPGA内使用由SRAM单元组成的配置存储器阵列存储用户的配置信息，由SRAM单元组 成的配置帖可W无限次反复烧写，使FPGA的应用具有极大的灵活性，特别适合航天工程对 宇航用器件的高可靠、多品种、小批量的特色要求，广泛应用于航天工程中广泛应用于航天 工程中。
[0003] 现有技术中为配置存储器阵列上电时是同时给所有存储单元供电，其缺点是会造 成短时电源电流急剧增大，称为"上电浪涌电流"，且此电流会随着FPGA规模增大而增加。使 用FPGA的电路系统在设计供电电路时，供电电路可提供的最大电流必须超过上电浪涌电 流，运意味着供电电路的实际供电能力远大于FPGA正常工作的需要，形成很大的浪费。此 夕h急剧的大电流冲击也会降低FPGA器件及系统的可靠性。
【发明内容】
[0004] 本发明解决的技术问题为:克服现有技术不足，提供一种FPGA配置存储器阵列的 多电源分区分时上电系统，能够有效消除上电浪涌电流，同时使上电电流与FPGA的规模无 关，减小使用FPGA的系统供电功耗，提高系统可靠性。
[0005] 本发明解决的技术方案为：一种FPGA配置存储器阵列的多电源分区分时上电系 统，包括供电控制电路和N个结构相同的供电子电路;FPGA配置存储器阵列的存储单元按照 逻辑资源的边界等量划分为N个区域，每个供电子电路与FPGA配置存储器阵列的一个存储 单元区域相对应；
[0006] 供电控制电路接收FPGA上电复位电路提供的P0E使能信号、FPGA内部环形振荡器 产生的时钟信号W及参考电压Vref;在FPGA上电复位电路提供的P0E使能信号使能时，供电 控制电路根据FPGA内部环形振荡器产生的时钟信号依次向每个供电子电路发送供电子电 路使能信号，实现N个供电子电路按顺序上电，并采集每个供电子电路反馈的全局电压VRAM， 根据全局电压VramW及参考电压Vref，向对应的供电子电路发送控制信号，用于将每个供电 子电路提供给对应存储单元区域的电压VrMJ调整到VRAM;
[0007] 每个供电子电路根据供电控制电路发送的供电子电路使能信号、FPGA内核电路电 源VCCintW及FPGA辅助电源VCCaux生成对应存储单元区域的供电电压Vramj的初始值和全局 电压VRAM,并将全局电压VRAM反馈给供电控制电路；根据供电控制电路发送的控制信号 Vcontrol 将Vramj 调整到 Vm!。
[000引所述每个供电子电路包括PM0S管P201、PM0S管P21UPM0S管P212、PM0S管P213、反 相器G221和反相器G222;
[0009] 反相器G221的输入端与供电控制电路发送的供电子电路使能信号Block_Vint_En 连接，输出端与PM0S管P211的栅极连接，PM0S管P211的源极与FPGA内核电路电源VCCiNT连 接，PM0S管P211的漏极与对应的存储单元区域供电端连接，为对应的存储单元区域提供电 压Vramj;反相器G222的输入端与供电控制电路发送的供电子电路使能信号Block_Vaux_En 连接，输出端同时与PM0S管P212的栅极和PM0S管P213的栅极连接，PM0S管P213的源极输出 全局电压Vram，PM0S管P213的漏极同时与PM0S管P211的漏极W及PM0S管P212的源极连接， PM0S管P212的漏极与PM0S管P201的漏极连接，PM0S管P201的源极与FPGA辅助电源VCCaux连 接，PM0S管P201的栅极与供电控制电路发送的控制信号Vcontrol连接，所述控制信号 Vcontro 1通过控制PM0S管P201的导通电流将电压Vramj调整到Vi?M。
[0010] 所述供电控制电路包括分频电路、N位移位寄存器链、运算放大器、电阻R305、电阻 R306 W及N个使能信号生成电路；
[0011 ]分频电路在FPGA上电复位电路提供的P0E使能信号使能时，对FPGA内部环形振荡 器产生的时钟信号进行四分频和十六分频，四分频产生的时钟信号输出给N个使能信号生 成电路，十六分频产生的时钟信号输出给N位移位寄存器链；
[0012] N位移位寄存器链在FPGA上电复位电路提供的使能信号P0E使能时，根据分频电路 输出的时钟信号依次向N个使能信号生成电路发送使能信号；
[0013] 每个使能信号生成电路与一个供电子电路相对应，每个使能信号生成电路根据分 频电路输出的时钟信号W及N位移位寄存器链输出的使能信号，生成供电使能信号Block_ V i η t_En和B10 ck_Vaux_En，输出给对应的供电子电路；
[0014] 运算放大器的同相输入端同时与电阻R305和电阻R306的一端连接，电阻R305的另 一端连接供电子电路反馈的全局电压Vrm，电阻R306的另一端接地，运算放大器的反相输入 端连接参考电压Vref，运算放大器的输出端输出控制信号Vcontrol。
[0015] 所述供电控制电路还包括迟滞比较器，迟滞比较器的同相输入端连接供电子电路 反馈的全局电压Vram，反相输入端连接VCCiNT，输出端同时向N个使能信号生成电路输出状态 控制信号化am_Good，当￥議大于0.95 X VCCiNT时，状态控制信号化am_Good为高电平，当VRAM 小于0.85 X VCCiNT时，状态控制信号化am_Good为低电平；
[0016] 各个使能信号生成电路根据该VRAM状态控制信号调整供电使能信号Block_Vint_ 化和B1 ock_Vaux_En，W控制对应的供电子电路生成符合要求的电压Vi?M。
[0017] 所述每个使能信号生成电路均包括D触发器D70UD触发器D702、2输入与口 G71U2 输入与口G712、2输入与口G713、2输入与口G714、2输入与口G715、2输入与口G716、2输入或 口 G72U2 输入或口 G722、3 输入或口 G731、异或口 G741W 及非口 G751。
[0018] D触发器D701的D端连接2输入或口 G722的输出端，D触发器D701的化K端连接分频 电路输出的时钟信号，D触发器D701的Q端同时连接2输入与口 G716的第一输入端、2输入或 口 G722的第一输入端W及异或口 G741的第一输入端，D触发器D701的巧端同时连接2输入与 口 G712的第一输入端W及2输入与口 G713的第一输入端，D触发器D701的CLR端连接N位移位 寄存器链输出的使能信号；
[0019] D触发器D702的D端连接3输入或口 G731的输出端，D触发器D702的化K端连接分频 电路输出的时钟信号，D触发器D702的Q端同时连接2输入与口 G711的第一输入端、2输入与 口 G715的第一输入端、2输入与口 G716的第二输入端W及异或口 G741的第二输入端，D触发 器D702的巧端同时连接2输入与口 G712的第二输入端W及2输入与口 G714的第一输入端，D 触发器D701的CLR端连接N位移位寄存器链输出的使能信号。
[0020] 2输入与口 G711的第二输入端、2输入与口 G713的第二输入端、2输入与口 G714的第 二输入端W及非口 G751的输入端同时与迟滞比较器输出的状态控制信号化am_Good连接，2 输入与口 G711的输出端与2输入或口 G722的第二输入端连接，2输入与口 G712的输出端、2输 入与口 G713的输出端W及2输入与口 G714的输出端与3输入或口 G7 31的Ξ个输入端连接;非 口 G751的输出端与2输入与口 G715的第二输入端连接，2输入与口 G715的输出端与2输入或 口 G721的第一输入端连接，异或口 G741的输出端与2输入或口 G721的第二输入端连接，2输 入或口 G721的输出端输出供电使能信号Block_Vint_En，2输入与口 G716的输出端输出供电 使能信号 Block_Vaux_En。
[0021 ]所述N位移位寄存器链包括N个D触发器，每个D触发器的化K端连接分频电路输出 的时钟信号，每个D触发器的化R端连接FPGA上电复位电路提供的使能信号P0E，第i个D触发 器的Q端连接第i+1个D触发器的D端，第一个D触发器的D端连接FPGA辅助电源VCCaux，第i个D 触发器的Q端向第i个使能信号生成电路发送使能信号BP0<i〉，第N个D触发器的Q端向第一 个使能信号生成电路发送使能信号BP0<N〉，其中i为自然数，且l = <i< = N-l。
[0022] 所述分频电路包括四个D触发器，每个D触发器的化R端连接FPGA上电复位电路提 供的使能信号P0E，每个D触发器的D端连接自身的0端，第j个D触发器的Q端连接第j+1个D 触发器的化K端，第一个D触发器的CLK端连接FPGA内部环形振荡器产生的时钟信号，第二个 D触发器的Q端同时向N个使能信号生成电路输出时钟信号，第四个D触发器的Q端向N位移位 寄存器链输出时钟信号，其中j为自然数，且l = <j< = 3。
[0023] 本发明与现有技术相比的优点在于：
[0024] (1)本发明将FPGA配置存储器阵列的存储单元按照逻辑资源的边界等量划分为N 个区域，每个供电子电路在供电控制电路的控制下只对一个区域进行供电，使FPGA器件的 上电峰值电流减小为正常值的1/N，实现对上电峰值电流的控制，有效解决SRAM型FPGA存在 的上电电流过大的问题，消除了上电浪涌电流，同时实现了上电电流与FPGA的规模无关。
[0025] (2)本发明供电子电路根据供电控制电路输出的两个使能信号，首先生成预上电 的ViUMj值，然后生成全局VRAM,并根据控制模拟控制信号Vcontrol调整PM0S管P201的导通能 力，将电压VrMJ调整为设计值VRAM,使各个存储单元区域的上电经历一个预上电过程，防止 电压突变对存储单元的冲击，提高了 FPGA器件W及使用FPGA器件的系统的可靠性。
[0026] (3)本发明中N个供电子电路的全局电压VRAM并联形成全局VRAM供电网络，使全FPGA 忍片各存储单元区域电压相同，从而在VRAM上电完成后，如果由于某些原因导致全局VRAM电 压低于某一值(0.85XVCCINT)，供电控制电路通过调整使能信号将供电子电路全局电压VRAM 错位在FPGA内核电路电源VCCiNT上，防止由于VRAM过低导致配置信息丢失，进一步提高了 FPGA器件W及使用FPGA器件的系统的可靠性。
[0027] (4)本发明供电控制电路使用FPGA自身的使能信号和时钟信号依次生成针对每个 供电子电路的使能信号，最大程度简化了电路设计，提高了供电控制电路输出使能信号的 可靠性，从而可靠地实现了对供电子电路的分开顺序控制，有效消除了上电浪涌电流。
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