2引（5)本发明迟滞比较器根据Wam小于和VCCiNT的关系生成状态控制信号化am_Good， 当VRAM大于ο. 95 X VCCiNT时，状态控制信号Vram_Good为高电平，当VRAM小于ο. 85 X VCCiNT时， 状态控制信号化am_Good为低电平，从而控制各供电子电路确保VRAM保持合适的电压，避免 了全局电压VRAM在比较点附近时，由于噪声等非理想因素的影响使得化am_Good会频繁变化 对电路正常工作的影响，提高了 FPGA器件W及使用FPGA器件的系统的可靠性。
[0029] (6)本发明N位移位寄存器链通过N个D触发器实现，前一个D触发器输出的使能信 号作为后一个D触发器的触发信号，从而实现顺序生成使能信号的功能，实现简单，输出可 靠，确保了各个供电子电路顺次工作，进一步提高了FPGA器件W及使用FPGA器件的系统的 可靠性。
[0030] (7)本发明通过分频电路为N位移位寄存器链与BP0C提供合适的时钟，满足从上电 到电压稳定的过程需求，电路简单，易于实现，输出可靠，保证了各个供电子电路顺次工作， 提高了 FPGA器件W及使用FPGA器件的系统的可靠性。
【附图说明】
[0031 ]图1为划分为9个区域的FPGA电路结构示意图；
[0032] 图2为供电子电路示意图；
[0033] 图3为供电控制电路结构示意图；
[0034] 图4为N位移位寄存器链电路结构图；
[0035] 图5为分频电路结构示意图；
[0036] 图6为BP0C的逻辑状态机示意图；
[0037] 图7为BP0C电路结构图；
[003引图8为FPGA 9分区划分示意图；
[0039] 图9为正常上电工作时各关键控制信号电压波形示意图。
【具体实施方式】
[0040] 本发明的基本思路为：通过对配置存储器阵列上电过程的控制有效解决SRAM型 FPGA上电峰值电流过大的问题。
[0041] 本发明包括供电控制电路C101和N个结构相同的供电子电路，FPGA配置存储器阵 列的存储单元按照逻辑资源的边界大致等量划分为N个区域，每个供电子电路与FPGA配置 存储器阵列的一个存储单元区域相对应。FPGA内部有多个内部电源，其中VCCiNT为内核电路 使用的电源，配置存储器阵列电源Vram，本发明主体电路使用VCCaux电源，VCCaux为辅助电源。
[0042] 供电控制电路C101用于控制供电子电路，按照供电子电路的顺序每次1个供电子 电路逐个上电。供电控制电路C101接收FPGA上电复位电路提供的P0E使能信号、FPGA内部环 形振荡器产生的时钟信号、VCCiNT、VCCauxW及参考电压Vref;在FPGA上电复位电路提供的P0E 使能信号使能时，供电控制电路C101根据FPGA内部环形振荡器产生的时钟信号依次向每个 供电子电路发送供电子电路使能信号，实现N个供电子电路按顺序上电，并采集全局电压 Vram，根据全局电压VramW及参考电压Vref，向对应的供电子电路发送控制信号Vcon化〇1，用 于将每个供电子电路提供给对应存储单元区域的电压VrMJ调整到VRAM。
[0043] 每个供电子电路根据供电控制电路C101发送的供电子电路使能信号、FPGA内核电 路电源VCCintW及FPGA辅助电源VCCaux生成对应存储单元区域的供电电压Vramj的初始值和 全局电压Vram，并将全局电压Vram反馈给供电控制电路ClOl，N个供电子电路的全局电压Vram 并联形成全局VRAM供电网络;根据供电控制电路C101发送的控制信号Vcon化〇1将Vramj调整 到￥議。
[0044] 如图2所示，每个供电子电路包括PM0S管P201、PM0S管P211、PM0S管P212、PM0S管 P213、反相器G221和反相器G222。反相器G221的输入端与供电控制电路C101发送的供电子 电路使能信号Block_Vint_化连接，输出端与PM0S管P211的栅极连接，PM0S管P211的源极与 FPGA内核电路电源VCCiNT连接，PM0S管P211的漏极与对应的存储单元区域供电端连接，为对 应的存储单元区域提供电压Vramj;反相器G222的输入端与供电控制电路C101发送的供电子 电路使能信号Block_Vaux_En连接，输出端同时与PM0S管P212的栅极和PM0S管P213的栅极 连接，PM0S管P213的源极输出全局电压VRAM，PM0S管P213的漏极同时与PM0S管P211的漏极W 及PM0S管P212的源极连接，PM0S管P212的漏极与PM0S管P201的漏极连接，PM0S管P201的源 极与FPGA辅助电源VCCaux连接，PM0S管P201的栅极与供电控制电路C101发送的控制信号 Vcontrol连接，所述控制信号Vcontrol通过控制PM0S管P201的导通电流将电压Vramj调整到 Vram。
[0045] 每个供电子电路的上电工作状态如下：
[0046] 上电之前，Block_Vint_E；n端与Block_Vaux_En端均为低电平。下拉电路(图中未画 出)将局部供电电压保持为地电位。
[0047] 对应供电子电路开始上电时，Block_Vint_^i端为高电平，Block_Vaux_^i端为低 电平。此时PM0S管P211使Vramj与电源VCCiNT相等，对应的存储单元区域开始上电。由于Vramj设 计值高于电源VCCiNT，此时仅为预上电。
[004引之后，Block_Vint_En端变为低电平，Block_Vaux_En端变为高电平。PM0S管P212导 通，于此同时，PM0S管P213将VRAM输出给全局VRAM网络，确保全忍片所有配置存储器阵列的供 电电压相同。供电控制电路通过控制模拟控制信号Vcon化01调整PM0S管P201的导通能力， 将电压Vramj调整为设计值Vram。
[0049] 在VRAM上电完成后，如果由于某些原因导致全局VRAM电压低于某一值（0.85 X VCCiNT),供电控制电路会将Block_Vint_En端置为高电平，Block_Vaux_En端置为低电平，保 证不会由于VRAM的电压过低而导致用户配置信息的丢失。
[0050] 如图3所示，供电控制电路C101包括分频电路C302、N位移位寄存器链C301、运算放 大器C304、电阻R305、电阻R306 W及N个使能信号生成电路；
[0051] 供电控制电路C101使用的时钟信号为FPGA配置电路所用时钟，通过FPGA内部环形 震荡器产生;使能信号由FPGA上电复位电路提供，当FPGA各电源电压满足FPGA正常工作要 求后自动使能。
[0052] N位移位寄存器链C301在FPGA上电复位电路提供的使能信号P0E使能时，根据分频 电路C302输出的时钟信号依次向N个使能信号生成电路BP0C发送使能信号；
[0053] N位移位寄存器链C301包括N个D触发器，每个D触发器的化K端连接分频电路输出 的时钟信号，每个D触发器的化R端连接FPGA上电复位电路提供的使能信号P0E，第i个D触发 器的Q端连接第i+1个D触发器的D端，第一个D触发器的D端连接FPGA辅助电源VCCaux,第i个D 触发器的Q端向第i个使能信号生成电路发送使能信号BP0<i〉，第N个D触发器的Q端向第i个 使能信号生成电路发送使能信号BP0<N〉。其中i为自然数，且l = <i< = N-l。
[0054] 当POE为低电平时，所有的供电子电路均被禁用；当POE为高电平时，N位移位寄存 器链C301开始顺序使能各个使能信号生成电路:首先通过将BP0<1>置为高电平使能BP0C C311，然后通过将BP0<2>置为高电平使能BP0C C312,不断重复运个过程直到将BP0<N>置为 高电平使能BP0C C31N。此后，各个使能信号生成电路将时钟保持使能状态。
[0055] 由于从上电到电压稳定需要一个过程，因此使用分频电路C302通过分频为N位移 位寄存器链C301与BP0C提供合适的时钟。由于每个供电子电路上电均有多个过程，N位移位 寄存器链C301所用的时钟频率为每个BP0C所用时钟频率的4分之1。分频电路C302在FPGA上 电复位电路提供的P0E使能信号使能时，对FPGA内部环形振荡器产生的时钟信号进行四分 频和十六分频，四分频产生的时钟信号输出给N个使能信号生成电路，十六分频产生的时钟 信号输出给N位移位寄存器链C301。当P0E为低电平时，分频电路C302不产生任何时钟输出。 [0化6] 如图5所示，分频电路C302包括四个D触发器D501、D502、D503和D504，每个D触发器 的化R端连接FPGA上电复位电路提供的使能信号P0E，每个D触发器的D端连接自身的g端， D501的CLK端连接FPGA内部环形振荡器产生的时钟信号，D501的Q端连接D502的CLK端，D502 的Q端连接D503的CLK端，D503的Q端连接D504的化K端，D502的Q端向N个使能信号生成电路 BP0C输出时钟信号，D504的Q端向N位移位寄存器链C301输出时钟信号。
[0057]每个使能信号生成电路(BP0C)与一个供电子电路相对应，每个使能信号生成电路 根据分频电路C302输出的时钟信号W及N位移位寄存器链C301输出的使能信号，生成供电 使能信号Block_Vint_化和Block_Vaux_En，输出给对应的供电子电路，使各供电子电路顺 序上电。
[005引运算放大器C304的同相输入端同时与电阻R305和电阻R306的一端连接，电阻R305 的另一端连接供电子电路反馈的电压VRAM,电阻R306的另一端接地，运算放大器C304的反相 输入端连接参考电压Vref，运算放大器C304的输出端输出控制信号Vcon化01。运算放大器 C304、电阻R305、电阻R306与每个供电子电路中的PM0S管P211组成低压差现行稳压器（W下 简称LD0)，共同控制VRAM电压。VRAM电压的设计值可W通过调整电阻R305、电阻R306的比例调 T。
[0化9] 供电控制电路C101还包括迟滞比较器C303,迟滞比较器C303的同相输入端连接供 电子电路反馈的全局电压VRAM,反相输入端连接VCCiNT，输出端同时向N个使能信号生成电路 输出状态控制信号化am_Good，当VRAM大于0.95XVCCINT时，状态控制信号化am_Good为高电 平，当VRAM小于0.85 X VCCiNT时，状态控制信号化am_Good为低电平;各个使能信号生成电路 BP0C会根据化am_Good信号控制各分区内的电路确保VRAM保持合适的电压。如果比较器没有 迟滞效果，当全局电压VRAM在比较点附近时，由于噪声等非理想因素的影响VRAM状态控制信 号化am_Good会频繁变化，影响电路的正常工作。
[0060] BP0C的逻辑状态机可用图6描述，详细说明如下：
[0061 ] 状态1:未上电状态，Block_Vint_^i端被置为低电平，Block_Va