静电放电保护电路、结构及其制造方法
【技术领域】
[0001 ] 本发明是有关于一种静电放电保护电路、结构及其制造方法。
【背景技术】
[0002]静电放电(electrostatic discharge,ESD)是电荷在非导体或未接地的导体上累积后，经由放电路径，在短时间内快速移动放电的现象。静电放电会造成集成电路中的电路的损害。例如，人体、封装集成电路的机器或测试集成电路的仪器都是常见的带电体，当前述带电体与芯片接触时，即有可能向芯片放电。静电放电的瞬间功率可能造成芯片中的集成电路损坏或失效。
[0003]图1绘示现有的静电放电保护电路的布局剖面图，图2为图1所的现有静电放电保护电路的等效电路图。如图1所示，适于高电压输入的静电放电保护电路100形成在P型基底102上，基底102形成有作为二极管D2 (参考图2)的P+掺杂区104、N+掺杂区106，此外还形成有作为串迭MOS晶体管M1、M2的N+掺杂区114、116、118和栅极G1、G2。此外，P+掺杂区104更连接到焊垫PAD，P型基底102更通过P+掺杂区120连接到接地端GND。
[0004]在上述图1、2所示的电路架构，为了防止闩锁效应(latch-up)，必须要在二极管D2和串迭NMOS之间额外设置双重护环(double guard ring)，也就是图1所示N+掺杂区110和P+掺杂区112。此双重护环至少要20μπι以隔开二极管D2和串迭NM0S。另外，有时还需要另外设置一个反向二极管Dl (见图2，未绘于图1)。但是，设置了双重护环便让静电放电保护电路的布局面积大幅增加。而且特别设置的反向二极管Dl也增加了静电放电保护电路的布局面积大幅增加。此外，在这种现有的架构下，其二次击穿电流约为7.1mA/ μ m,静电放电保护的效能不算高。
[0005]因此，如何设计出一种静电放电保护电路，其可以使用更小的面积但有可以有效提升静电放电保护的效能便是本技术领域需要努力的课题。
【发明内容】
[0006]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
[0007]本发明提供一种静电放电保护电路，其能缩小面积并提供更优越的静电放电保护效果。
[0008]根据本发明的一实施例，提供一种静电放电保护结构，其包括:基底，具有第一导电型；阱区，具有第二导电型，配置在基底中；第一掺杂区，具有第一导电型，配置在阱区中；第二掺杂区，具有第一导电型，配置在基底中；一第一与一第二栅极，分别配置在非阱区所在区域的基底的表面上；第三掺杂区，具有第二导电型，配置在基底中，且位于第一与第二栅极之间；第四掺杂区，具有第二导电型，配置在基底中，且位于第一与第二栅极的一侦牝且邻近第二掺杂区；第五掺杂区，具有第二导电型，配置在基底中并且沿伸到阱区中，且位于第一栅极与第二栅极的另一侧；以及第六掺杂区，具有第二导电型，配置在阱区中，并使第一掺杂区位于第五与该六掺杂区之间。其中，第一掺杂区、第六掺杂区与第一栅极电性连接到第一焊垫；第四掺杂区、第二掺杂区与第二栅极电性连接到第二焊垫。
[0009]根据一实施例，上述静电放电保护结构可还包括电阻，配置在第二栅极与第二焊垫之间。此外，在一实施例中，第一焊垫为输入焊垫，第二焊垫为接地焊垫。在一实施例中，第一掺杂区、阱区与基底构成第一双载子结型晶体管；阱区、基底与第四掺杂区构成第二双载子结型晶体管。第一双载子结型晶体管与第二双载子结型晶体管构成硅控整流器。
[0010]根据一实施例，第一导电型为P型，第二导电型为N型。
[0011]本发明更提供一种一种静电放电保护结构的制造方法，包括:提供基底，具有第一导电型；形成阱区，阱区具有第二导电型，配置在基底中；在阱区中形成第一掺杂区，其具有第一导电型；在基底中形成第二掺杂区，其具有第一导电型；形成第一栅极与第二栅极，使其分别配置在非阱区所在区域的基底的表面上；形成第三掺杂区，具有第二导电型，位于基底中，且位于第一栅极与第二栅极之间；形成第四掺杂区，具有第二导电型，位于基底中，且位于第一栅极与第二栅极的一侧，且邻近第二掺杂区；形成第五掺杂区，具有第二导电型，位于在基底中并且沿伸到阱区中，且位于第一栅极与第二栅极的另一侧；以及形成第六掺杂区，具有第二导电型，位于阱区中，并使第一掺杂区位于第五与六掺杂区之间；将第一掺杂区、第六掺杂区与第一栅极电性连接到第一焊垫；以及将第四掺杂区、第二掺杂区与第二栅极电性连接到第二焊垫。
[0012]根据一实施例，上述方法还包括形成电阻于在第二栅极与第二焊垫之间。此外，第一焊垫为输入焊垫，第二焊垫为接地焊垫。此外，第一导电型可为P型，第二导电型为N型。
[0013]本发明还提供一种静电放电保护电路，包括:第一焊垫与第二焊垫；第一 MOS晶体管，具有第一栅极、第一源极/漏极端与共享源极/漏极端，第一栅极耦接至第一焊垫；第二MOS晶体管，具有第二栅极、第二源极/漏极端与共享源极/漏极端，第二栅极耦接至第二焊垫，第二源极/漏极端耦接至第二焊垫，其中第一与第二 MOS晶体管经由共享源极/漏极端串联一起；第一双载子结型晶体管，具有发射极耦接至第一焊垫，基极耦接至第一 MOS晶体管的第一源极/漏极端，集电极耦接至第二焊垫；以及第二双载子结型晶体管，具有发射极耦接至第二焊垫，基极耦接至第一双载子结型晶体管的集电极与第二焊垫，集电极耦接至第一双载子结型晶体管的基极与第一 MOS晶体管的第一源极/漏极端。
[0014]根据一实施方式，静电放电保护电路还包括第一电阻，耦接在第二 MOS晶体管的第二栅极与第二焊垫之间；第二电阻，耦接在第一MOS晶体管的第一源极/漏极端与第一焊垫之间；以及第三电阻，耦接在第一双载子结型晶体管的集电极与第二焊垫之间。根据一实施方式，静电放电保护电路还包括二极管，耦接在第一与第二焊垫之间。上述第一焊垫可为输入焊垫，第二焊垫为接地。
[0015]综上所述，通过本发明的静电放电保护电路、结构及其制造方法，其为一种串迭NMOS晶体管触发的SCR结构，可以有效地将ESD放电，大幅地改善静电放电保护电路的效倉泛。
[0016]此外，因为不需要双重护环以及反向二极管，故可以省下现有数倍的布局面积。
[0017]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
【附图说明】
[0018]图1绘示现有的静电放电保护电路的布局剖面图。
[0019]图2绘示图1所示的现有静电放电保护电路的等效电路图。
[0020]图3绘示根据本发明实施例所绘示的静电放电保护电路的剖面图。
[0021]图4为对应图3的静电放电保护电路的等效电路图。
[0022]图5绘示依据本实施例的静电放电保护电路的测试结果的电压电流图。
[0023]图6A、6B与6C绘示本实施例与现有结构的导通速度的测试图。
[0024]【符号说明】
[0025]100、200:静电放电保护电路
[0026]102、202:P 型基底
[0027]104、112、120:P+掺杂区
[0028]106、110、114、116、118:N+掺杂区
[0029]204:第六掺杂区(N+)
[0030]206:第一掺杂区(P+)
[0031]208:第五掺杂区(N+)
[0032]210:N 型阱区
[0033]212:第三掺杂区(N+)
[0034]214:第四掺杂区(N+)
[0035]216:第二掺杂区(P+)
[0036]G1、G2:第一、第二栅极
[0037]PAD、GND:第一、第二焊垫
[0038]R:电阻
[0039]Rsub:基底电阻
[0040]Rnwell:阱区电阻
[0041]M1、M2:M0S 晶体管
[0042]Tl、T2:双载子结型晶体管
[0043]D、D1、D2:二极管
【具体实施方式】
[0044]图3是根据本
【发明内容】
实施例所绘示的金氧半导体元件的剖面图，其为一种静电放电保护电路。图4为对应图3的等效电路图。本实施例的静电放电保护电路可适用于高电压输入焊垫的静电放电保护电路，且为一种串迭MOS晶体管触发的SCR结构。
[0045]请参照图3，在静电放电保护电路200，其包括基底202，以及配置在基底206的一阱区210。此阱区210例如是与基底不同的导电型。在本实施例中，基底202的掺杂则为第一导电型，如P型掺杂(以下称P型基底202)。作为阱区210的掺杂为第二导电型，在本实施例为N型掺杂(以下称N型阱区21