是用来比较用的测试键PMSCR与MD NMOS的导通速度测试结果。在40V TLP测试下，如图6B所示，虽然电压、电流的变化呈现稳定，但是导通的速度较慢。图6C则显示电压会随时间的增加而呈现不稳定。反之，图6A可以看出，在相同的测试条件下，本实施例的测试结果是非常稳定，而且导通的速度非常迅速。
[0066]此外，根据本发明另一实施例，其提供一种静电放电保护电路的制造方法。如图3所示，此方法首先提供一基底202，而此基底202在此实施例中可例如为P型。
[0067]接着，在P型基底202内形成阱区，例如N型阱区210。于N型阱区210和P型基底202中形成第一与第二掺杂区(P+)206、216。
[0068]在非N型阱区210所在区域的P型基底202表面上形成第一栅极Gl与第二栅极G2。在P型基底202中形成第三掺杂区(N+) 212、第四掺杂区(N+) 214与第五掺杂区(N+)208。第三掺杂区(N+) 212是形成在P型基底202中，且位于第一栅极Gl与第二栅极G2之间。第四掺杂区(N+) 214形成在P型基底202中，且位于第一栅极Gl与第二栅极G2的一侧，且邻近第二掺杂区(P+)216。第五掺杂区(N+) 208形成在P型基底202中并且沿伸到N型阱区210中，且位于第一栅极Gl与第二栅极G2的另一侧。
[0069]在N型阱区210中形成第六掺杂区(N+) 204，其位于N型阱区210中，并使第一掺杂区(P+) 206位于第五掺杂区(N+)208与第六掺杂区(N+) 204之间。
[0070]接着，将第一掺杂区(P+) 206、第六掺杂区(N+) 204与第一栅极Gl电性连接到第一焊垫PAD，并且将第四掺杂区(N+)214、第二掺杂区(P+)216与第二栅极G2电性连接到二焊垫 GND0
[0071]上述的制造方式仅为一个说明例，任何适用的半导体工艺，例如光刻刻蚀、离子注入、栅极的形成方法等等均可以加以应用。此外，上述各掺杂区的形成顺序并非固定。也就是，只要最终可以形成图3所示的结构，任何方式均可以采用。
[0072]此外，上述基底、第一与第二掺杂区是以P型掺杂为例，阱区和其他掺杂区是以N型为例。但对于本技术领域普通技术人员，掺杂类型可以依据所需做适当地调整。
[0073]综上所述，本发明为一种串迭NMOS晶体管触发的SCR结构，其可以有效地将ESD放电，大幅地改善静电放电保护电路的效能，而且还可以省下现有数倍的布局面积。
[0074]例如，在本实施例的架构下，在二极管和串迭NMOS之间也不需要双重护环，故可以节省现有架构中护环所占用的布局面积。
[0075]此外，在本实施的的架构下，不需要特别设计一个反向二极管，而利用P型基底(如图3的202)和N型阱(如图3的210)所形成的寄生二极管便可以提供良好的ESD保护。因此，省下现有反向二极管所占用的布局面积。
[0076]因此，通过本实施例的静电放电电路布局架构，可以达成具有非常小的布局面积且具有非常好的ESD效能。
[0077]此外，根据本实施例的静电放电电路，其在ESD事件发生时，可以快速导通。故可以确保有效的ESD保护。
[0078]虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作部分的更改与修饰，故本发明的保护范围当视权利要求所界定者为准。
【主权项】
1.一种静电放电保护结构，其特征在于，包括: 一基底，具有一第一导电型； 一阱区，具有一第二导电型，配置在该基底中； 一第一掺杂区，具有该第一导电型，配置在该阱区中； 一第二掺杂区，具有该第一导电型，配置在该基底中； 一第一栅极与一第二栅极，分别配置在非该阱区所在区域的该基底的表面上； 一第三掺杂区，具有该第二导电型，配置在该基底中，且位于该第一栅极与该第二栅极之间； 一第四掺杂区，具有该第二导电型，配置在该基底中，且位于该第一栅极与第二栅极的一侧，且邻近该第二掺杂区； 一第五掺杂区，具有该第二导电型，配置在该基底中并且沿伸到该阱区中，且位于该第一栅极与该第二栅极的另一侧；以及 一第六掺杂区，具有该第二导电型，配置在该阱区中，并使该第一掺杂区位于该第五与该六掺杂区之间， 其中该第一掺杂区、该第六掺杂区与该第一栅极电性连接到一第一焊垫， 该第四掺杂区、该第二掺杂区与该第二栅极电性连接到一第二焊垫。2.根据权利要求1所述的静电放电保护结构，其特征在于，还包括一电阻，配置在该第二栅极与该第二焊垫之间。3.根据权利要求1所述的静电放电保护结构，其中该第一焊垫为输入焊垫，该第二焊垫为接地焊垫，以及 该第一导电型为P型，该第二导电型为N型。4.根据权利要求1所述的静电放电保护结构，其中该第一掺杂区、该阱区与该基底构成一第一双载子结型晶体管；该阱区、该基底与该第四掺杂区构成一第二双载子结型晶体管， 其中该第一双载子结型晶体管与该第二双载子结型晶体管构成硅控整流器。5.一种静电放电保护结构的制造方法，其特征在于，包括: 提供一基底，具有一第一导电型； 形成一阱区，该阱区具有一第二导电型，配置在该基底中； 在该阱区中形成一第一掺杂区，其具有该第一导电型； 在该基底中形成一第二掺杂区，其具有该第一导电型； 形成一第一栅极与一第二栅极，使其分别配置在非该阱区所在区域的该基底的表面上； 形成一第三掺杂区，具有该第二导电型，位于该基底中，且位于该第一栅极与该第二栅极之间； 形成一第四掺杂区，具有该第二导电型，位于该基底中，且位于该第一栅极与第二栅极的一侧，且邻近该第二掺杂区； 形成一第五掺杂区，具有该第二导电型，位于在该基底中并且沿伸到该阱区中，且位于该第一栅极与该第二栅极的另一侧；以及 形成一第六掺杂区，具有该第一导电型，位于该阱区中，并使该第一掺杂区位于该第五与该六掺杂区之间； 将该第一掺杂区、该第六掺杂区与该第一栅极电性连接到一第一焊垫；以及 将该第四掺杂区、该第二掺杂区与该第二栅极电性连接到一第二焊垫。6.根据权利要求5所述的静电放电保护结构的制造方法，其特征在于，还包括形成一电阻于在该第二栅极与该第二焊垫之间。7.根据权利要求5所述的静电放电保护结构的制造方法，其中该第一焊垫为输入焊垫，该第二焊垫为接地焊垫，以及该第一导电型为P型，该第二导电型为N型。8.—种静电放电保护电路,其特征在于,包括: 一第一焊垫与一第二焊垫； 一第一 MOS晶体管,具有一第一栅极、一第一源极/漏极端与一共享源极/漏极端，该第一栅极耦接至该第一焊垫， 一第二 MOS晶体管，具有一第二栅极一第二源极/漏极端与该共享源极/漏极端，该第二栅极耦接至该第二焊垫，该第二源极/漏极端耦接至该第二焊垫，该第一与该第二 MOS晶体管经由该共享源极/漏极端串联一起； 一第一双载子结型晶体管，具有一发射极耦接至该第一焊垫，一基极耦接至该第一 MOS晶体管的该第一源极/漏极端，一集电极耦接至该第二焊垫；以及 一第二双载子结型晶体管，具有一发射极耦接至该第二焊垫，一基极耦接至该第一双载子结型晶体管的该集电极与该第二焊垫，一集电极耦接至该第一双载子结型晶体管的该基极与该第一 MOS晶体管的该第一源极/漏极端。9.根据权利要求8所述的静电放电保护电路，其特征在于，还包括: 一第一电阻，耦接在该第二 MOS晶体管的该第二栅极与该第二焊垫之间； 一第二电阻，耦接在该第一MOS晶体管的该第一源极/漏极端与该第一焊垫之间；以及 一第三电阻，耦接在该第一双载子结型晶体管的该集电极与该第二焊垫之间。10.根据权利要求8所述的静电放电保护电路，其特征在于，还包括一二极管，耦接在该第一与该第二焊垫之间，以及 该第一焊垫为输入焊垫，该第二焊垫为接地焊垫。
【专利摘要】本发明提供了一种静电放电保护结构，包括第一导电型基底、基底中的第二导电型阱区、第一导电型的第一与第二掺杂区、第二导电型的第四至第六掺杂区以及第一与第二栅极。第一与第二掺杂区分别在阱区、基底中。第一与第二栅极分别在非阱区的基底表面上。第三掺杂区在基底中且在第一与第二栅极间。第四掺杂区在基底中且在第一与第二栅极一侧，且邻近第二掺杂区。第五掺杂区在基底中并沿伸到阱区，且在第一与第二栅极另一侧。第一掺杂区位于第五与六掺杂区间。第一、第六掺杂区与第一栅极电连接一起。第四、第二掺杂区与第二栅极电连接一起。此外，本发明还提供了该静电放电保护结构的制造方法及一种静电放电保护电路。
【IPC分类】H01L27/02, H01L23/60
【公开号】CN105655325
【申请号】
【发明人】何介暐, 许杞安, 俞军军, 郝晗
【申请人】旺宏电子股份有限公司
【公开日】2016年6月8日
【申请日】2014年11月13日