0)。此外，需理解的是，在实施例描述中使用N型阱区210和P型基底202仅为了理解方便，非用以限制本发明的实施方式。对于本技术领域普通技术人员，实施例可以做适当地变化，P和N型导电型可以适当地改变，进而整体结构的配置与导电型的掺杂也对应地修改。
[0046]如图3所示，静电放电保护电路200在P型基底202还包括第一掺杂区(P+)206、第二掺杂区(P+)216、第三掺杂区(N+)212、第四掺杂区(N+)214、第五掺杂区(N+) 208与第六掺杂区(N+)204。此外，在P型基底202的表面还包括第一栅极Gl与第二栅极G2。
[0047]在本实施例中，第一掺杂区206，为例如具有第一导电型，即P型，其配置在N型阱区210中。第二掺杂区216也是具有第一电型(P型)，并配置在P型基底202中。第一栅极Gl与第二栅极G2则分别配置在非N型阱区210所在区域的P型基底202的表面上。第三掺杂区212具有第二导电型，即N型，其配置在P型基底202中，且位于第一栅极Gl与第二栅极G2之间。第四掺杂区214具有第二导电型，即N型，其配置在P型基底202中，且位于第一栅极Gl与第二栅极G2的一侧，并且邻近第二掺杂区(P+)216。第五掺杂区208也具有第二导电型，即N型，配置在P型基底202中并且沿伸到N型阱区210，且位于第一栅极Gl与第二栅极G2的另一侧。
[0048]此外，同样具有第二导电型(即N型)的第六掺杂区204是配置在N型阱区210中，并使第一掺杂区(P+) 206位于第五掺杂区(N+)208与第六掺杂区(N+) 204之间。
[0049]此外，上第一掺杂区(P+) 206、第六掺杂区(N+) 204以及第一栅极Gl是电性连接到第一焊垫PAD。此第一焊垫PAD例如可接收输入的电压，也就是当静电放电事件产生时，可经由此第一焊垫PAD进入到静电放电保护电路200。另外，第四掺杂区(N+)214、第二掺杂区(P+)216以及第二栅极G2则电性连接到第二焊垫GND，一般可为接地端。
[0050]在上述的结构中，第一栅极G1、第三掺杂区(N+)212与第五掺杂区(N+) 208形成第一NMOS晶体管Ml，其中第三掺杂区(N+)212与第五掺杂区(N+) 208作为第一 NMOS晶体管的源极/漏极端。此外，第二栅极G2、第三掺杂区(N+)212与第四掺杂区(N+)214形成第二NMOS晶体管M2，其中第三掺杂区(N+)212与第四掺杂区(N+)214作为第二 NMOS晶体管的源极/漏极端。第三掺杂区(N+) 212为第一与第二 NMOS晶体管M1、M2的共享端，借此形成一串迭 MOS 晶体管(cascade MOS transistor)架构。
[0051]此外，第一掺杂区(P+)206、N型阱210与P型基底202形成第一双载子结型晶体管Tl的发射极、基极与集电极。第四掺杂区(N+)214、P型基底202与N型阱210形成第二双载子结型晶体管T2的发射极、基极与集电极。借此，第一与第二载子晶体管Tl、T2形成一硅控整流器SCR。
[0052]此外，N型阱区210形成一阱区电阻Rnwell，而P型基底形成一墓底电阻Rsub。此夕卜，可以根据需要在第二焊垫GND与第二栅极G2之间设置一电阻R。
[0053]另外，P型基底202与N型阱210构成一寄生的反向二极管D。因此，本实施例并不像现有技术一般，需要额外配置一反向二极管。
[0054]接着，说明本实施例的静电放电保护电路的操作。本实施例的等效电路图如图4所示，基本上主要包括由第一与第二双载子二极管T1、T2所构成的硅控整流器SCR;以及第一与第二 NMOS晶体管Ml、M2所构成的串迭NMOS晶体管。
[0055]接着，配合图3、图4来说明本实施例的等效电路图及其操作方式。如图4所示，其为图3静电放电电路的等效电路图。由图4可知，此静电放电保护电路至少包括一硅控整流电路SCR以及串迭NMOS电路。此硅控整流电路SCR以及串迭MOS电路连接于第一焊垫PAD与第二焊垫GND (本例为接地端)之间。
[0056]硅控整流电路SCR包括第一双载子结型晶体管Tl (PNP结构)与第二双载子结型晶体管T2 (NPN结构)，其中双载子结型晶体管Tl的发射极耦接至第一焊垫PAD，集电极可经电阻Rsub耦接至第二焊垫GND，基极则耦接至第二双载子结型晶体管T2的集电极。电阻Rsub即为图3所示的基底电阻。此外，第二双载子结型晶体管T2的基极耦接至第一双载子结型晶体管Tl的集电极，并可经电阻Rsub耦接至第二焊垫GND。
[0057]串迭NMOS电路包括第一 NMOS晶体管Ml与第二 NMOS晶体管M2。第一 NMOS晶体管Ml具有源极/漏极端S/D1、共享源极/漏极端S/D与第一栅极G1，第二 NMOS晶体管Ml具有源极/漏极端S/D2、共享源极/漏极端S/D与第二栅极G2。第一 NMOS晶体管Ml与第二NMOS晶体管M2经由共享源极/漏极端S/D以串联方式串接一起。第一 NMOS晶体管Ml的第一栅极Gl耦接至第一焊垫PAD，第二 NMOS晶体管M2的第二栅极G2耦接至第二焊垫GND。此外，第一 NMOS晶体管Ml的源极/漏极端S/D1耦接至第一双载子结型晶体管Tl的基极，第二 NMOS晶体管M2的源极/漏极端S/D2耦接至第二双载子结型晶体管T2的发射极以及第二焊垫GND。此实施例是以NMOS晶体管为例，本领域技术人员可以将其改为PMOS晶体管或类似，当然对应的其他部分也需要对应地变更，在此便不冗述。
[0058]此外，在另一实施方式，第二 NMOS晶体管M2的第二栅极G2还可经由电阻R耦接至第二焊垫GND。此外，N型讲区210中可形成一电阻Rnwell。
[0059]在操作时，如图3所示，因为第六掺杂区(N+) 204和第一掺杂区(P+) 206是一起接到第一焊垫PAD，使其具有等电位的效果。因此，当有ESD事件时，高电压施加于第一焊垫PAD时，第六掺杂区(N+) 204和第一掺杂区(P+) 206之间基本上是等电位，没有电位差，故不会有顺向偏压。也就是，此时图4所示的第一双载子结型晶体管Tl不会被导通，也就是硅控整流器SCR在ESD事件发生一开始的瞬间并不会被轻易触发而发生作用。
[0060]当有ESD事件时，施加在第一焊垫PAD的电压会使串迭MOS的第一 NMOS晶体管Ml与第二 NMOS晶体管M2导通。此时，第一 NMOS晶体管Ml与第二 NMOS晶体管M2的导通会提供一放电电流路径，使静电放电电流从第一焊垫PAD，经第一 NMOS晶体管Ml与第二 NMOS晶体管M2，而到达第二焊垫GND。也就是说，如图3所示，此时提供了一条从第一焊垫PAD，经N型阱区210、P型基底202、第二掺杂区(P+) 216而到达第二焊垫GND (接地)的放电路径。
[0061]当串迭MOS晶体管导通，第一焊垫PAD上的电压会被拉低，进而使第六掺杂区(N+) 204与第一掺杂区(P+)206产生电位差，此顺向偏压使第一双载子结型晶体管Tl通，进而第二双载子结型晶体管T2也随者导通。也就是，硅控整流器SCR部分开始运作，以提供一静电放电路径。也就是说，如图3所示，此时提供了一条从第一焊垫PAD，经N型阱区210、P型基底202、第二掺杂区(P+) 216而到达第二焊垫GND (接地)的放电路径。
[0062]在本实施例的架构下，由于MOS部分要先导通，以后续触发SCR，因此MOS的维持电压可以提高。此外，本实施例的架构主要是利用SCR，故MOS部分的面积可以不用太大，而SCR本身的面积本来也不大，故本实施例的静电放电保护电路的面积更可以进一步地缩小。也就是，根据本实施例的静电放电保护电路/结构，不但可以提供优异的静电放电保护效果，更可以缩小静电放电保护电路所占据的面积。
[0063]图5绘示依据本实施例的静电放电保护电路的测试结果的电压电流图。此测试是利用传输线脉冲产生系统(TLP, transmiss1n line pulse)来进行。依此测试结果,可以看出触发电压电流Qt1, Vt1) = (0.017977,16.9358), 二次击穿电流电压(it2, vt2)=(5.3209，24.5672)，保持电流电压(ith, vth) = (0.56639,12.8665)。
[0064]由上述结果可以得知，在本实施例的架构下，保持电压vth可以达到12.8665V，高于现有的静电放电保护电路。此外，二次击穿电流it2也达到53.2mA/ym，其为现有结构
7.lmA/μπι的数倍。因此，在本实施例的架构下，确实可以提供优异的静电放电保护效果。
[0065]图6A、6B与6C绘示本实施例与现有结构的导通速度的测试图。图6A为本实施例的导通速度测试，图6B、6C