通信系统，包括发射机和接收机，接收机接收来自发射机的发射信号;发射机包括FPGA、系统时钟、高速DDS单元、射频本振单元、混频器、功率放大器、天线;FPGA驱动高速DDS单元产生chirp编码信号，射频本振单元产生的本振信号，chirp编码信号与本振信号经混频器进行混频处理，混频处理将chirp编码信号的频谱搬移到2-4GHZ频段，混频处理后送入功率放大器进行放大，放大后的信号由天线发射;FPGA，根据用户自定义数据要求进制进行编码并选择发射带宽和频段间隔；用户自定义数据包括数字进制、编码带宽、编码分段间隔和发射频段;系统时钟给高速DDS单元和FPGA提供时钟频率;接收机包括前置低噪声放大器、一级带通滤波器、一级混频器、一级射频本振、多路中频接收单元和信号采集处理系统组成;前置低噪声放大器对接收到的信号进行放大，一级带通滤波器对放大信号做滤波处理，一级混频器将滤波处理后的信号与射频本振产生的本振信号进行混频，混频处理的信号降低至lOMHz-lGHZ频率;经混频处理的信号根据需要的多进制由多路中频接收单元进行选择并分路处理。
[0027 ]所述多路中频接收单元的包括若干路中频放大单元，其中任一路中频放大单元由二级带通滤波器、放大器、二级混频器、中频本振单元、高增益对数放大器组成;各中频放大单元的二级带通滤波器的通频带不同；不同通频带的二级带通滤波器对信号频带进行分害J，放大器放大分割信号，经放大的分割信号与中频本振单元的信号经二级混频器做降频处理，再经高增益对数放大器传送至信号采集处理系统处理;信号采集处理系统，采用A/D转换进行信号采集，将转换后的信号进行解调，恢复发射机发送的数据。
[0028]本发明所述多路中频接收单元采用模块化设计。
[0029]本发明所述各中频放大单元的中频本振单元产生的信号频率不同。
[0030]本发明所述发射机的射频本振单元采用ADF4350芯片，发射机的混频器采用MAC-85L+混频芯片。发射机的电路采用ADF4350作为本振，配合MAC-85L+混频芯片作为上变频电路，具有调整简单、频点稳定度高、发射频带范围宽等优点，用户可以根据需要在2-4GHz内调整发射频率。
[0031]本发明所述接收机的前置低噪声放大器采用CMA-545+芯片、带通滤波器、混频器采用MAC-85L+混频芯片、射频本振采用ADF4350芯片。接收机的射频部分采用CMA-545+超宽带低噪声放大器，射频本振采用ADF4 3 50作为本振，配合MAC-8 5 L+混频芯片作为下变频电路，具有接收频带宽，噪声系数低等优点。
[0032]本发明所述放大器采用宽带放大器MAR-8A+芯片，放大器作为前置中频放大，配合高增益对数放大器采用AD8306芯片，高增益对数放大器作为后级放大。采用宽带放大器MAR-8A+作为前置中频放大，配合AD8306作为后级放大，可以限制输出幅度，自动调整增益，并同时指示信号强度，避免了后级采样电路因饱和而产生失真。
[0033]本发明所述S波段分段式多进制chirp调制无线通信系统的通讯方法，发射机在发送数据前，FPGA先驱动高速DDS单元产生预设的单点频正弦波，然后以脉冲形式发射出去，以脉宽结束时刻为时间节点，延迟固定时间发送数据，接收机接收到预设脉宽的单点频正弦波信号后，同样以脉宽结束时刻为时间节点，延迟相同时间间隔启动信号处理，完成信号同步。
[0034]发送数据时，FPGA根据预设的数字进制、编码带宽、编码分段间隔和发射频段，并驱动高速DDS单元将数据转换成分段的chirp编码信号，然后经过混频，放大，送入天线发射。
[0035]接收机接收来自发射机的信号，并将信号送入前置低噪声放大器进行放大，然后滤波，再由一级混频器将本振信号与接收信号混频，将信号频率降低，随后将接收信号同时通过不同通频带的二级带通滤波器，从而将一路信号分成多个通道，在每个通道中信号与中频本振再经二级混频器混频，将信号降为基带信号，通过A/D数据转换采集变成数字信号，再经过分数阶傅立叶变换，将数据解调出来。
[0036]如图2所示，高速DDS单元采用AD公司的AD9914芯片，D18接10_L1P_3，D17接10_L1N_VREF_3，D16接10_L2P_3，D15接10_L2N_3，D14接10_L36P_3，D13接10_L36N_3，D12接10_1^37?_3，011接10_1^3713，010接10_1^41?_60^27_3，09接10_1^4川_60^26_3，08接10_1^42?_GCLK25_TRDY2_3，D7接10_L42N_GCLK24_3，D6接10_L43P_GCLK23_3，D5接10_L43N_GCLK22_IRDY2_3，D4接10_L44P_GCLK21_3，D3接10_L44N_GCLK20_3，D2接10_L49P_3，D1接10_L49N_3，00接10_1^50?_3，？50接10_1^5(^_3，？51接10_1^51?_3，？52接10_1^5謂_3，卩0接10_1^52?_3，卩1接10_L52N_3，F2接10_L83P_3，F3接10_L83N_VREF_3，PWN接10_L12P_D1_MIS02_2，D31接10_L12N_D2_MIS03_2，D30 接 10_L13N_D10_2，D29 接 10_1^14卩_011_2，028接10_1^41012_2，027接10_L30P_GCLK1_D13_2，D26接10_L30N_GCLK0_USERCCLK_2，D25接10_L31P_GCLK31_D14_2，D24接10_L31N_GCLK30_D15_2，D23接10_L48P_D7_2，D22接10_L48N_RDWR_B_VREF_2，D21接10_L49P_D3_2，D20接10_L49N_D4_2，SYNC_CLK接10_L62P_D5_2，REST接10_L62N_D6_2，I/OJJPDATE接10_L64P_D8_2，D19接10_L64N_D9_2，DROVER接10_L74P_AWAKE_1，OSK接10_L74N_D0UT_BUSY_1，SYNC_0UT接10_L46P_1，SYNC_IN接10_L46N_1，DRCTL接10_L47P_1，DRHOLD接10_L47N_1，第6脚DVDD(1.8V)接电容C48与数字供电1.8V相连，C48另一端接数字地，第16脚DVDD_I/0接电容C61与数字供电1.8V相连，C61另一端接数字地，第23脚DVDD(I.8V)接电容C68与数字供电1.8V相连，C68另一端接数字地，第73脚DVDD(1.8￥)接电容(:19与数字供电1.8V相连，C19另一端接数字地，第83脚DVDD(3.3V)接电容C20与数字供电3.3V相连，C20另一端接数字地，第32脚AVDD(1.8V)接电容C70与模拟供电1.8V相连，C70另一端接模拟地，第34脚AVDD(3.3V)接电容C71与模拟供电3.3 V相连，C71另一端接模拟地，第39脚AVDD(3.3V)与第40脚AVDD(3.3V)相连再接电容C73与模拟供电3.3V相连，C73另一端接模拟地，第43脚AVDD(3.3V)接电容C75与模拟供电3.3V相连，C75另一端接模拟地，第47脚AVDD(3.3V)接电容C62与模拟供电3.3V相连，C62另一端接模拟地，第50脚AVDD(3.3V)接电容C60与模拟供电3.3￥相连<60另一端接模拟地，第52脚4￥00(3.3V)与第53脚AVDD(3.3V)相连再接电容C59与模拟供电3.3V相连，C59另一端接模拟地，第56脚AVDD(1.8V)与第57脚AVDD(1.8V)相连再接电容C56与模拟供电1.8V相连，C56另一端接模拟地，第60脚AVDD(3.3V)接电容C47与模拟供电3.3V相连，C47另一端接模拟地，第7脚DGND接数字地，第17脚DGND接数字地，第24脚DGND接数字地，第74脚DGND接数