ND端接模拟地，out端接C107，C107另一端与放大器*15(MAR-8+)的RFIN相连，*15的2、4脚相连并接模拟地，3脚接C108和L103，L103另一端与C104和R102相连，C104另一端接模拟地，R102另一端接模拟供电+5V，C108另一端与混频器*16(ADE-5+)的RF脚相连，混频器*16的1、4、5脚相连并接模拟地，2脚接低通滤波器*19的输入端，6脚接中频本振单元*20的输出端。低通滤波器* 19的GND脚接模拟地，输出脚OUT接C118o
[0049]中频本振单元采用SI550，它的I脚、2脚与C123和模拟供电3.3V相连，C123另一端接模拟地，3脚接数字地，6脚接模拟供电3.3V并与C122相连，C122另一端接模拟地，5脚作为本振输出与* 16的6脚相连。
[0050]高增益对数放大器采用408306，它的1、3、6、7、11、14脚连接在一起与模拟地相连，2脚与8脚相连并接C116和R109，C116另一端接地，R109另一端接模拟供电+5V，4脚接R113和(:118另一端，5脚接1?113另一端和(:120，(:120另一端接1?115，1?115另一端接模拟地，9脚接1?116，1?116另一端接模拟地，10脚接(:117，12脚接1?111、1^106和(:121，(:121另一端接1?114，R114另一端接R117，R117另一端接模拟地，13脚接L106另一端并和RllO和C119相连，C119另一端接R112，R112另一端作为中频模块的最终输出，送入信号处理系统，15脚接RllO另一端和C115、R108并与Rlll另一端相连，C115另一端接模拟地，R108另一端接模拟供电+5V，16脚接C117另一端并与R107相连，RllO另一端与R106连接并作为信号强度指示输出端送入信号处理系统，R106另一端与模拟地相连。
[0051]带通滤波器的频率划分主要看用户自己定制的编码频率范围，比如四进制编码，分别为00，01，10，11四种状态，需要两个分割，则就用两个频率不同的带通滤波器，发射机的编码，比如:调频100-130MHZ，上扫频代表00，下扫频代表01，调频200_230ΜΗζ，上扫频代表10，下扫频代表11，则两个带通滤波器的频率为100-130ΜΗΖ和200-230ΜΗΖ。由于前面所述的带通滤波器对接收到的信号频段进行了分割处理，这时的信号频率没变，还是比较高的，此时无法用A/D对信号直接采样，需要用混频器对信号进行下变频处理，将信号搬移到较低的频率，适合A/D采样，两个混频的功能是一样的，但由于分割的不同，混频器的本振是信号是不同的，比如前面两个带通滤波器的频率范围分别为:400-500ΜΗζ，600-800ΜΗζ，这两路的信号频率不同，第一路的混频器本振信号可以选择380MHz，第二路的混频器本振信号可以选择580MHz，这样混频后的信号第一路为20-120MHZ，第二路为20-120MHZ，频率较低，适合后续的A/D采样设定不同。
【主权项】
1.S波段分段式多进制chirp调制无线通信系统，其特征在于: 包括发射机和接收机，接收机接收来自发射机的发射信号； 发射机包括FPGA、系统时钟、高速DDS单元、射频本振单元、混频器、功率放大器、天线； FPGA驱动高速DDS单元产生chirp编码信号，射频本振单元产生的本振信号，chirp编码信号与本振信号经混频器进行混频处理，混频处理将chirp编码信号的频谱搬移到2-4GHZ频段，混频处理后送入功率放大器进行放大，放大后的信号由天线发射； FPGA，根据用户自定义数据要求进制进行编码并选择发射带宽和频段间隔；用户自定义数据包括数字进制、编码带宽、编码分段间隔和发射频段； 系统时钟给高速DDS单元和FPGA提供时钟频率； 接收机包括前置低噪声放大器、一级带通滤波器、一级混频器、一级射频本振、多路中频接收单元和信号采集处理系统； 前置低噪声放大器对接收到的信号进行放大，一级带通滤波器对放大信号做滤波处理，一级混频器将滤波处理后的信号与射频本振产生的本振信号进行混频，混频处理的信号降低至lOMHz-lGHZ频率;经混频处理的信号根据需要的多进制由多路中频接收单元进行选择并分路处理； 所述多路中频接收单元的包括若干路中频放大单元，其中任一路中频放大单元由二级带通滤波器、放大器、二级混频器、中频本振单元、高增益对数放大器组成;各中频放大单元的二级带通滤波器的通频带不同；不同通频带的二级带通滤波器对信号频带进行分割，放大器放大分割信号，经放大的分割信号与中频本振单元的信号经二级混频器做降频处理，再经高增益对数放大器传送至信号采集处理系统处理;信号采集处理系统，采用A/D转换进行信号采集，将转换后的信号进行解调，恢复发射机发送的数据。2.如权利要求1所述的S波段分段式多进制chirp调制无线通信系统，其特征是:所述多路中频接收单元采用模块化设计。3.如权利要求1所述的S波段分段式多进制chirp调制无线通信系统，其特征是:所述各中频放大单元的中频本振单元产生的信号频率不同。4.如权利要求1所述的S波段分段式多进制chirp调制无线通信系统，其特征是:所述发射机的射频本振单元采用ADF4350芯片，发射机的混频器采用MAC-85L+混频芯片。5.如权利要求1所述的S波段分段式多进制chirp调制无线通信系统，其特征是:所述接收机的前置低噪声放大器采用CMA-545+芯片、带通滤波器、混频器采用MAC-85L+混频芯片、射频本振采用ADF4350芯片。6.如权利要求1所述的S波段分段式多进制chirp调制无线通信系统，其特征有:所述放大器采用宽带放大器MAR-8A+芯片，放大器作为前置中频放大，配合高增益对数放大器采用AD8306芯片，高增益对数放大器作为后级放大。7.S波段分段式多进制chirp调制无线通信系统的通讯方法，其特征是: 发射机在发送数据前，FPGA先驱动高速DDS单元产生预设的单点频正弦波，然后以脉冲形式发射出去，以脉宽结束时刻为时间节点，延迟固定时间发送数据，接收机接收到预设脉宽的单点频正弦波信号后，同样以脉宽结束时刻为时间节点，延迟相同时间间隔启动信号处理，完成信号同步； 发送数据时，FPGA根据预设的数字进制、编码带宽、编码分段间隔和发射频段，并驱动高速DDS单元将数据转换成分段的chirp编码信号，然后经过混频，放大，送入天线发射；接收机接收来自发射机的信号，并将信号送入前置低噪声放大器进行放大，然后滤波，再由一级混频器将本振信号与接收信号混频，将信号频率降低，随后将接收信号同时通过不同通频带的二级带通滤波器，从而将一路信号分成多个通道，在每个通道中信号与中频本振再经二级混频器混频，将信号降为基带信号，通过A/D数据转换采集变成数字信号，再经过分数阶傅立叶变换，将数据解调出来。
【专利摘要】本发明涉及一种该S波段分段式多进制chirp调制无线通信系统，包括发射机和接收机，接收机接收来自发射机的发射信号；发射机包括FPGA、系统时钟、高速DDS单元、射频本振单元、混频器、功率放大器、天线；FPGA驱动高速DDS单元产生chirp编码信号，射频本振单元产生的本振信号，chirp编码信号与本振信号经混频器进行混频处理，混频处理将chirp编码信号的频谱搬移到2-4GHz频段，混频处理后送入功率放大器进行放大，放大后的信号由天线发射；FPGA，根据用户自定义数据要求进制进行编码并选择发射带宽和频段间隔；用户自定义数据包括数字进制、编码带宽、编码分段间隔和发射频段；系统时钟给高速DDS单元和FPGA提供时钟频率。
【IPC分类】H04B1/10, H04B1/04
【公开号】CN105656494
【申请号】
【发明人】潘博, 桂宁, 秦鹏, 苏广波
【申请人】嘉兴国电通新能源科技有限公司, 浙江理工大学
【公开日】2016年6月8日
【申请日】2015年10月19日