字地，第84脚DGND接数字地，第33脚GND接模拟地，第35脚GND接模拟地，第37脚GND接模拟地，第38脚GND接模拟地，第44脚GND接模拟地，第46脚GND接模拟地，第49脚GND接模拟地，第51脚GND接模拟地，第45脚DAC_BP与电容C66和C67相连，C66和C67另一端接模拟地，第48脚DAC_RSET与R13相连，R13另一端接模拟地，第41脚与R16和C77相连，R16另一端接模拟供电3.3V，C77另一端与*6耦合变压器TC1-1-13M+芯片的第4脚相连。第42脚AOUT与R17和C78相连，R17另一端接模拟供电3.3V，C78另一端与*6耦合变压器TC1-1-13M+芯片的第6脚相连。*6耦合变压器TC1-1-13M+的第I脚作为DDS输出，与混频器*10 (MAC-85L+)的第3脚IF相连，*6耦合变压器第2脚与第3脚连接在一起接模拟地。第54脚与C58相连，C58另一端与R12—端和*3耦合变压器TC1-1-13M+芯片的第I脚相连。第55脚REF CLK与C57相连，C57另一端与R12另一端和*3耦合变压器TC1-1-13M+芯片的第3脚相连。*3耦合变压器TC1-1-13M+的第6脚与系统时钟2相连，*3耦合变压器第2脚与第4脚连接在一起接模拟地。第58脚L00P_FILTER与Rl I和C46相连，Rl I另一端与C45相连，第59脚REF与C45另一端、C46另一端C42、C43相连。C42另一端与C43另一端接在一起接模拟地。
[0037]在工作中，FPGA根据用户接口提供的数据要求进制进行编码并选择发射带宽和频段间隔，然后并行驱动高速DDS单元，产生chirp编码信号。以4进制编码为例，设扫频带宽为50MHz，编码分段间隔200MHz，起始编码频率为300MHz时，编码方法为，当驱动DDS产生300-350MHz正斜率chirp信号时代表数据00，负斜率chirp信号350-300MHZ代表数据01，正斜率chirp信号500-550MHZ代表数据10，负斜率chirp信号550_500MHz代表数据11。用户可以根据实际需要自定义数字进制、编码带宽、编码分段间隔和发射频段。
[0038]如图3所示，射频本振单元采用AD公司的ADF4350芯片，CLK接10_L3N_0，DATA接10_L4P_0，LE 接 10_L4N_0，0)接10_1^34?_60^19_0，]\11^01]1'接10_1^34160^18_0，CE 接数字供电3.3￥，￥?接模拟供电3.3￥，0?01]1'与082、081、1?21相连<82另一端接模拟地，081另一端接R23，R23另一端接模拟地，R21另一端与引脚VTUNE和C80相连，C80另一端接模拟地，CPGND接模拟地，AGND接模拟地，AVDD接模拟供电3.3V，AGNDV⑶接模拟地，16脚VV⑶接模拟供电3.3V，17脚VV⑶接模拟供电3.3V，AGND接模拟地，TEMP接C83，C83另一端接模拟地，AGNDVCO接模拟地，RSET接R22，R22另一端接模拟地，VCOM接C84，C84另一端接模拟地，VREF接C85，C85另一端接模拟地，I3DREF接数字供电3.3V，DGND接数字地，DVDD接数字供电3.3V，REFIN接系统信号时钟输入3，SDGND接数字地，SDVDD接数字供电3.3V，RFOUTA+接LI I同时接混频单元*10(MAC-85L+)的第10脚L0，L11另一端接模拟供电3.3V。
[0039]混频器采用MAC-85L+芯片，它的I，2，4，6，7，8，9脚接在一起接模拟地，3脚IF接高速DDS单元信号输出，10脚LO接本振单元输出，5脚RF作为混频单元输出接功放输入。
[0040]功率放大器单元采用LEE-39+芯片，它的I脚接C86，C86另一端接混频单元输出，它的2脚，4脚接模拟地，3脚接C87和L12，C87另一端作为功放输出连接天线，L12另一端与C88和R30相连接，C88另一端连接模拟地，R30另一端连接模拟供电+5V。
[0041 ] 在工作中，经由FPGA驱动高速DDS单元产生的chirp编码信号与ADF4350产生的本振信号进行混频，将编码信号的频谱搬移到适合的频段，然后送入功率放大器进行放大，放大后的信号经由发射天线发出。发射频点由FPGA驱动ADF4350进行控制，可以在2GHz-4GHz由用户自定义。
[0042]如图4所示，系统时钟，包括恒温晶振及其外围电路和两个等功率二功分器。恒温晶振I脚与C64和L5相连，C64另一端连接数字地，L5另一端与C63和模拟供电+5V相连，C63另一端连接模拟地，恒温晶振2脚与R14相连，R14另一端与R15和恒温晶振3脚相连，恒温晶振4脚接模拟地，5脚作为输出连接*4(功分器芯片ADP-2-1W+)的I脚，*4的3脚连接C69，C69的另一端连接FPGA的84脚10_L43N_GCLK4_1作为FPGA的时钟输入，*4的6脚接模拟地，4脚接*8(功分器芯片ADP-2-1W+)的I脚，*8的3脚连接电容C65，C65另一端连接DDS单元耦合变压器*3的6脚，作为时钟输入端，*8的4脚连接电容C72，C72另一端连接本振ADF4350的REFIN脚，作为时钟输入端，*8的6脚接模拟地。
[0043]如图5所示本发明的接收机单元，数据采集及其处理系统采用目前比较成熟的FPGA加多路A/D转换器方案。
[0044]图6显示本发明的接收机射频单元电路，前置低噪声放大器采用CMA_545+，1脚、3脚、5脚、6脚和8脚相连并接模拟地，2脚接ClOl并与LlOl相连，ClOl另一端接接收天线，4脚接LlOl另一端并与RlOl相连，RlOl另一端接模拟供电3.3V并与C103和L102相连，C103另一端接模拟地，7脚接L102另一端并与C102相连，C102另一端接射频带通滤波器*12的IN脚，*12的GND脚与模拟地相连，*12的OUT脚与混频单元*13 (MAC-85L+)的RF脚相连。
[0045]接收机的射频本振单元同样采用AD公司的ADF4350芯片，CLK、DATA、LE、LD、MUXOUT等5个引脚接接收机的数据处理系统，CE接数字供电3.3V，Vp接模拟供电3.3V，CPOUT与(:112工111、1?104相连，(:112另一端接模拟地，(:111另一端接1?105，1?105另一端接模拟地，R104另一端与引脚VTUNE和C110相连，Cl 10另一端接模拟地，CPGND接模拟地，AGND接模拟地，AVDD接模拟供电3.3V，AGNDVC0接模拟地，16脚VVCO接模拟供电3.3V，17脚VVCO接模拟供电3.3V，AGND接模拟地，TEMP接C109，C109另一端接模拟地，AGNDVC0接模拟地，RSET接R103，R103另一端接模拟地，VCOM接C106，C106另一端接模拟地，VREF接C105，C105另一端接模拟地，PDREF接数字供电3.3V，DGND接数字地，DVDD接数字供电3.3V，REFIN接系统信号时钟输入3，SDGND接数字地，SDVDD接数字供电3.3V，RF0UTA+接L104同时接混频单元*13的LO脚，L104另一端接模拟供电3.3V。
[0046]接收到的信号被前置低噪声放大器进行放大后，经过一级带通滤波器进行滤波，去除其它频段的噪声，再将信号送入混频器与ADF4350所产生的本振信号进行混频，将信号降低至一个较低的频率。
[0047]接收机的中频放大单元根据需要的多进制进行分路处理，中频放大单元采用模块化设计，以不同进制传输数据，需要的中频放大单元数目也不同，但每路的设计电路结构完全相同，只是前端滤波器的频率和中频本振频率设定不同，下面描述中频电路其中一路的设计。
[0048]图7所示，本发明的接收机其中一路中频放大单元电路，一次中频带通滤波器*18的in端接射频单元混频器*13的IF脚，G